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能否颠覆新格局,英特尔三项全新封装技术呼之欲出

2019-07-16来源: EEWORLD关键字:英特尔  3D封装

——翻译自Tomshardware和部分整理

 

由于基本技术挑战和财务因素,根据摩尔定律对单片集成电路密度的提升速度已经放缓。然而,从架构的角度来看,最终成品需求的多样性仍在不断增长。正在采用新的异构处理单元来优化以数据为中心的应用程序。但是,传统的处理器 - 内存接口延迟阻碍了这些应用所需的性能产出。相信Semiwiki的老读者对高级多芯片封装产品的最新进展已经有所耳闻,也就是基于2.5D硅中介层和基于3D硅通孔拓扑。

 

在英特尔举办的高级封装研讨会上,英特尔封装/测试技术开发(ATTD)副总裁Ram Viswanath说到:"我们开发了独特的3D和2.5D封装技术,并且我们渴望与客户分享。产品架构师现在有能力追求具有前所未有的规模和功能多样性的MCP。"这是出人意料的发言, 一些会员甚至要求Ram给予确认。毋庸置疑,世界上最大的半导体IDM正热情地与客户一起寻求MCP设计合作。

 

随后,英特尔在美国西部半导体展(SEMICON West)上展示了三种新的封装技术:Co-EMIB、全向互连(ODI)和多裸晶 I/O(MDIO)。这些新技术通过将多个裸晶拼接成一个处理器,实现了大规模设计。这些技术基于英特尔的 2.5D EMIB 和 3D Foveros 技术,旨在为异构封装带来近乎单片的功耗和性能。对于数据中心来说,这能够让平台范围远远超出单个裸晶的裸晶尺寸限制。

 

半导体的焦点通常集中在工艺节点本身,而封装则成为现代半导体中一个往往受到忽视的推动因素。最终,硅芯片仅仅是需要电源和数据互连的更庞大系统的一部分。从这个角度来看,封装提供了处理器和主板之间的物理接口,主板则充当芯片电信号和电源的着陆区。英特尔几年前表示,它的组装和测试研发规模比规模最大的两家 OSAT(外包组装和测试公司)加起来还要大。


Credit: Intel 

 

封装创新使更小的封装成为可能,从而能够容纳更大的电池,正如我们所看到的 Broadwell-Y 那样。通过使用硅中介层集成高带宽内存 (HBM),实现了类似的电路板尺寸缩减。随着行业倾向于使用小芯片构建模块的异构设计范例,平台级互连变得非常重要。

 

EMIB

 

自 2017 年以来,英特尔一直在发布 EMIB(嵌入式多芯片互连桥接),这是一种低成本的硅中介层替代品,英特尔还计划将这种小芯片战略引入到主流芯片中。简而言之,EMIB 是一个硅芯片桥,能够在两个芯片之间建立起高速通道。硅芯片桥将嵌入到两个相邻裸晶之间的封装内。

 

与可能有光罩大小 (832mm2) 或更大的硅中介层相比,EMIB 只是一块很小的硅芯片,因此价格便宜。与传统上用于多芯片封装(MCP)的标准封装走线(例如 AMD 的无限结构)相比,它具备与硅中介层相同的带宽和每比特能量优势。(在某种程度上,由于 PCH 是一个独立的裸晶,小芯片实际上已经存在了很长时间。)

 

EMIB 的另一个优势是能够根据自己最合适的工艺技术构建芯片的各项功能或 IP 块,这样就可以通过使用较小的裸晶来降低成本并提高产量。EMIB 还有其他几项优势,例如允许设计人员从小芯片库中构建芯片,利用每个时间点上可用的最佳小芯片,以实现 IP 开发和集成的分离。英特尔目前在 Stratix 10、Agilex FPGAs 和 Kaby Lake-G 中均使用 EMIB,公司在其路线图中对这一技术有更广泛的计划。

 

Foveros

 

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在去年的架构日上,英特尔更进一步描述了其即将推出的 3D Foveros技术将用于 Lakefield 中。概括地说,它是一种有源硅中介层,它使用硅通孔 (TSV) 将多层硅堆叠在一起。它比EMIB具有更低功耗和更高带宽,尽管英特尔没有讨论它们的相对成本。

 

在Lakefield中,使用Foveros将22FFL上的基础裸晶(提供电源输送和PCH功能)连接到10纳米的计算裸晶,后者具有四个Tremont 和一个 Sunny Cove 内核。今年 5 月,英特尔自嘲了一把其先进概念产品的愿景:结合使用 EMIB 和 Foveros 创造出一个由多个芯片组成的单个巨无霸封装。

 

周二,英特尔在美国西部半导体展上发布了它正在开发的三种更先进的封装技术。

 

Co-EMIB

 

Co-EMIB 这项技术可以在很大程度上使上述以数据为中心的异构产品成为现实。它本质上可以让英特尔将多个 3D 堆叠的 Foveros 芯片连接在一起,以创建更大的系统。

 

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英特尔展示了一个包含四个 Foveros 堆栈的概念产品,每个堆栈有八个小型计算小芯片,并通过 TSV 连接到基础裸晶。(因此 Foveros 的作用就是连接小芯片,起到如同单片裸晶的作用)。随后每个 Foveros 堆栈会通过两个Co-EMIB 链接与其两个相邻的 Foveros 堆栈互连。Co-EMIB 还用于将 HBM 和收发器连接到计算堆栈。

 

显然,这种产品将产生巨大成本,因为它本质上在单个封装内就包含了多个传统的单片级产品。这很可能是英特尔将其归类为以数据为中心的概念产品的原因,它主要针对那些非常乐意支付这些成本来换取额外性能的云参与者。

 

吸引力在于整个封装提供了近乎单片的性能和互连能力。此外,Co-EMIB 相对于单片裸晶的优势在于,异构封装可以远远超出单片裸晶芯片尺寸限制,每个 IP 都位于其自己最合适的工艺节点上。在 5 月份的投资者会议上,工程主管 Murthy 表示,早在两年前,Foveros 就让公司能够使用较小的小芯片来拦截新的工艺技术。

 

Credit: Intel

图片来源:英特尔

 

当然,由于EMIB是封装内部的一个桥接,因此它是在组装过程开始时插入的,随后再插入Foveros堆栈。WikiChip 提供了一张 Co-EMIB 图,用于连接两个 Foveros 堆栈。

 

ODI

 

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全向互连 (ODI) 是一种新型互连技术。它是除标准 MCP、EMIB 和 Foveros 之外的另一种类型的多芯片互连。顾名思义,它允许进行水平和垂直传输。其带宽高于传统 TSV,因为 ODI TSV 要大得多。它允许从封装基板直接传导电流。电阻和延迟也更低。与传统的 TSV 相比,ODI 在基础裸晶中需要的垂直通道比传统 TSV 要少得多。如此最大限度减少了裸晶面积,并为有源晶体管释放了面积。

 

MDIO

 

最后,多裸晶 I/O(MDIO) 是在高级接口总线 (AIB) 的基础上发展而来,它为 EMIB 提供了标准化 SiP PHY 级接口,用于小芯片间的通信。去年,英特尔将其 AIB 捐赠给 DARPA,作为小芯片的免专利费互连标准。MDIO 将引脚速度从 2Gbps 提升到 5.4Gbps。面带宽密度有所增加,但主要是由于线性带宽密度有大幅增加。英特尔将 I/O 电压摆幅从 0.9V 降至 0.5V,并提升了能效。英特尔还提供了与台积电最近发布的 LIPINCON 的对比。

 

Credit: Intel

 

不过,有一点要提醒大家。尽管表面看来引脚速度越高越好,但事实并非如此,高速度往往会导致高功耗。最好将其视为一整套互连选项。一方面,有些协议具有较高通道速度(因此通道很少),例如 PCIe 4.0 的 32Gbps。另一方面,EMIB 和 HBM 等技术具有较低的每引脚数据速率,但通常它们有更多互连设备。EMIB 的路线图包括缩小凸块间距,这样可提供更多连接,所以高通道率并非优先考虑事项。

 

进一步讨论

 

当这些技术准备就绪时,它们将为英特尔提供强大的能力,迎接异构和以数据为中心的时代。在客户端,高级封装的优势包括更小的封装尺寸和更低的功耗(对于 Lakefield,英特尔声称其 SoC 待机功耗降低了 10 倍,达到 2.6 mW)。在数据中心,高级封装将有助于在单个封装上构建规模超大且功能强大的平台,其性能、延迟和功耗特性都接近单片裸晶的性能。小芯片的产量优势和芯片组生态系统的建立也是主要动力。

 

作为一家集成设备制造商 (IDM),英特尔表示,从硅芯片到架构和平台,它都能够以其他公司无法做到的方式广泛合作开发 IP 和封装。正如英特尔公司集团副总裁兼封装测试技术开发部门总经理Babak Sabi 所说:“我们的愿景是开发领先技术,将芯片和小芯片封装在一起,以匹配单片片上系统的功能。异构方法为我们的芯片架构师提供了前所未有的灵活性,让他们可以将 IP 块和工艺技术与新设备外形规格中的各种内存和 I/O 元素进行混合和匹配。英特尔的垂直集成结构在异构集成时代提供了优势,让我们有无与伦比的能力共同优化架构、流程和封装,以交付领先产品。”

 

MDIO 计划于 2020 年上市。有传言称,英特尔将在 2022 年初使用 Foveros,并进而有可能在 Granite Rapids 上使用 Co-EMIB。英特尔尚未确定ODI的时间框架。


关键字:英特尔  3D封装

编辑:muyan 引用地址:http://news.eeworld.com.cn/manufacture/ic468165.html
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