GAA晶体管技术的奥秘,它能否替代FinFET

2020-09-29来源: EEWORLD关键字:GAA  FinFET

半导体技术发展史的本质就是晶体管尺寸的缩小史。从上世纪七十年代的10微米节点开始,遵循着摩尔定律一步一步走到了今天的5纳米。在这一过程中,每当摩尔定律遭遇困境,总会有新的技术及时出现并引领着摩尔定律继续前行。自22纳米节点上被英特尔首次采用,鳍式场效应晶体管(FinFET)在过去的十年里成了成为了半导体器件的主流结构。然而到了5纳米节点之后,鳍式结构已经很难满足晶体管所需的静电控制。其漏电现象在尺寸进一步缩小的情况下急剧恶化。因此,半导体行业急切需要一个新的解决方案在未来节点中替代鳍式晶体管结构。

 

查看源图像


尽管各种新型晶体管方案不断地被提出,然而工业界真正青睐的是能够允许他们继续使用现有设备以及技术成果的方案。正是基于这一原因,全环绕栅极晶体管(Gate-All-Around FET)被广泛认为是鳍式结构的下一代接任者。在2019年的三星晶圆制造论坛(Samsung Foundry Forum)上,三星明确表示将会在3纳米节点放弃鳍式结构,转向全环绕栅极技术。在刚刚过去的台积电第26届技术研讨会上,台积电也正式宣布将在2纳米节点引入全环绕栅极技术。目前英特尔仍然受困于7纳米技术难产,尚未给出具体的计划何时引入全环绕栅极技术。但英特尔的首席技术官麦克迈克· 梅伯里博士也在今年的国际VLSI会议上称希望英特尔能在五年之内实现全环绕栅极晶体管的量产。那么这样一个备受各大半导体厂商青睐的晶体管结构究竟是什么样的呢?

 

平面型晶体管到鳍式结构的转变

 

要搞清全环绕栅极技术,我们首先要从场效应晶体管(Field Effect Transistor)说起。所谓的晶体管,是指一种等效于水龙头作用的电子器件。水龙头可以用来控制水流的大小以及开关,与之类似晶体管的作用是控制电流的大小与开关。这里面另外一个关键词是场效应,指的是这种对电流的控制是通过施加一个电场来实现的。如下图所示的晶体管结构中,我们可以 通过对栅极施加一个电压从而在通道内部产生一个电场。这个电场的大小可以被用来调节源极和漏记之间电流的大小。也由此可见,决定场效应晶体管效率的一个重要因素就是栅极对通道的控制能力。

 

 

根据电阻的定义 ,我们可以简单估算出源极到漏极之间电阻的大小是和栅极的长度成正比的。栅极越小,在同样的电压下能实现的电流也越大。这是决定晶体管性能的一个关键参数,也因此早期的技术节点往往是根据栅极的长度来命名的。所谓的10微米节点,指的就是栅极的长度最小为10微米。自从引入鳍式晶体管结构之后,技术节点中的数字仅仅是一个营销代号,已经不再和晶体管的任何尺寸直接对应。

 

上图中另外一个值得注意的地方是通道的长度并不等于栅极的长度。这是因为源极和漏极是通过离子注入(ion-implantation)实现的。在离子注入的过程中,会有离子扩散到栅极下方,形成所谓的扩散层。扩散层的存在,导致了在32纳米节点之后,栅极长度无法进一步缩小(避免漏极和源极之间直接短路)。英特尔也因此在之后的22纳米节点引入了鳍式晶体管。

 

 

从平面型晶体管过渡到鳍式晶体管,栅极对通道内电场的控制能力大幅提升。原先栅极与通道的接触面积仅仅是由通道的宽度 决定的,而在鳍式晶体管中则是由 决定。更大的接触面积导致了通道内电流传输的横截面积更大,因而对应的电阻更小电流更高。

 

鳍式晶体管除了实现对通道更好的控制,另一个重要改进是允许栅极的长度进一步缩小。在平面型晶体管中,源极和漏极的生产是通过离子注入实现的。而在鳍式晶体管中,源极和漏极的则是在栅极做好之后直接在鳍上外延生长(Source-Drain Epitaxy)。此时由于栅极的阻断,不会出现扩散层,也因此不会有短沟效应的问题。

 

下图是英特尔在22纳米节点首次引入鳍式晶体管时给出的扫描电子显微镜照片。从图中我们可以看到,每一个单元都包含着两组鳍,每组内部各三个。在另外一个方向上,更高的线则是栅线。鳍式晶体管的尺寸缩小的一个重要衡量参数就是鳍线(Fin Line)和栅线(Gate Line)的重复周期。其中鳍线的周期是半导体器件中所有结构中最小的周期,而栅线的周期对整个晶体管的性能有决定性的影响。在22纳米节点,鳍线和栅线的周期分别为60,90纳米。而到了5纳米节点,鳍线和栅线的周期仅为27,54纳米。

 

5纳米之后,鳍式晶体管将会面临一系列的问题。首先随着栅线之间的间距进一步减小,很难再像之前那样在一个单元内填充多个鳍线。而如果只做一个鳍线的话,生产工艺又很难保证不同器件之间性能一致。因为控制多个鳍线的平均尺寸要远比控制单个鳍线的尺寸容易得多。其次也是更为致命的问题是,随着栅线之间的间距进一步减小,鳍式晶体管的静电问题急速加剧并直接制约晶体管性能的进一步提升。这里所说的静电问题是指鳍式晶体管本身的结构带来的一系列寄生电容以及电阻的问题。例如栅极与栅极之间的寄生电容,栅极与通道之间的寄生电容,栅极与金属电极之间的寄生电容,以及源极与漏极之间的寄生电阻等问题。IMEC之前的模拟表明,当栅线之间的间距缩小至40纳米之后,鳍式晶体管的性能将会趋于饱和。因此,在5纳米之后,工业界迫切需要一个新的结构来替代鳍式晶体管结构,这就带来了全环绕栅极晶体管。

 

全环绕栅极晶体管

 

前文中我们提到,工业界迫切需要一个新的晶体管结构来需要满足以下几个需求:

 

1. 新的结构所需的生产工艺应该与鳍式晶体管相似,可以继续使用现有的设备以及技术成果;

 

2. 新的结构应实现对通道更好的控制,例如栅极与通道之前的接触面积更大;

 

3. 新的结构带来的寄生电容和电阻问题应得到显著改善;

 

全环绕栅极晶体管的出现满足了以上所有需求,从而允许摩尔定律在5纳米之后进一步前进。首先其生产工艺与鳍式晶体管相似,关键工艺步骤几乎一样(这点我们会在之后的文章中进一步讲解)。其次,全环绕栅极晶体管实现了栅极对通道之间的四面环绕,接触面积由 提升到了 。最后由于源极与漏极之间的通道横截面积显著缩小,对应的寄生电容显著降低,而寄生电阻显著增大。

 

全环绕栅极晶体管的结构如下图所示,根据源极与漏极之间通道的长宽比不同,分为纳米线结构(中图)以及纳米片结构(右图)两种。在早期的研发中,包括IMEC和IBM等机构的早期工艺均采用的是纳米线结构。这是因为较高的长宽比很难控制纳米线与纳米线之间的刻蚀与薄膜生长。随着工艺的逐渐进步,在即将到来的2纳米与3纳米节点,台积电三星等众多厂商将会采用纳米片结构来实现更大的接触面积。而在纳米片之后,工业界可能会重新回到纳米线,因为纳米线可以允许更小间距以及更大的表面积/体积比。

 

 

全环绕栅极之后晶体管的发展

 

根据当前的估计,水平方向上的全环绕栅极晶体管足以维持栅线的周期从54纳米缩减到30~40纳米左右(2~3代节点)。在此之后晶体管的发展,则充满了挑战与不确定性。在当前已知的几种备选方案中,垂直纳米线结构将会把纳米线调整为垂直方向;互补式结构将会把N型晶体管和P型晶体管沿着垂直方向进行堆叠;而堆叠式结构则会把多个栅极在垂直方向上经行堆叠。这些新型的结构理论上均会表现出比水平纳米线/片更加优越的性能,但是他们也需要更为先进的工艺水平才能实现商业化生产。从目前的信息来看,互补式结构最有可能是全环绕栅极晶体管之后的选择。但至于未来究竟会走向何种结构,我们将拭目以待!

 

 

如何生产3纳米以下全环绕栅极(Gate-All-Around)晶体管?

 

在前面我们探讨了工业界是如何从平面型晶体管过度到鳍式,再过度到全环绕栅极晶体管的。我们提到工业界青睐全环绕栅极晶体管的一个重要原因是这种新的结构所需的生产工艺与鳍式晶体管非常相似,可以继续使用现有的设备以及技术成果。那么全环绕栅极晶体管究竟是如何生产出来的呢?在本期文章中,我们将会详细介绍其生产工艺。在10纳米以下的先进制程中,生产一颗芯片通常需要几千道工序,因此我们没法详细地介绍每一步工艺。这里我们将重点放在那些和鳍式晶体管不同的步骤进行讨论。

 

超晶格外延生长(Superlattice Epitaxy)

 

 

全环绕栅极晶体管的生产从硅(Si)片基底开始,第一步在Si上外延生长出三个Si-SiGe超晶格结构。这一步在鳍式晶体管的生产工艺中是不需要的。如上图所示,左图中浅色的薄膜以及右图中灰色的薄膜为Si,而深色及蓝色的薄膜则为SiGe。超晶格结构中的每一层厚度均在10纳米以下,最终生产出的厚度会直接决定纳米片通道的高度以及静电性能。

 

鳍式结构成型(Fin Formation)

 

 

在这一步中,我们通过光刻把前一步外延生产的超晶格薄膜做成一个一个周期分布的鳍。上图中新出现的浅蓝色材料是SiO2, 它的作用是隔开相邻的两个晶体管(鳍),因此也被称作浅沟隔绝(STI Shallow Trench Isolation)。这一步工艺最早是从250纳米节点开始引入的,在鳍式晶体管中也有完全一样的生产步骤。通常鳍的周期是芯片所有结构中最小的周期,在5纳米制程中相邻的两个鳍间距已经低至30纳米,是通过自对齐四重曝光实现的(SAQP Self-Aligned Quadruple Patterning)。预计从3纳米开始,这一步将使用EUV单次曝光实现。

 

栅极成型(Gate Formation)

 

 

在这一步中,我们在与之前的鳍线相垂直的方向上做出周期分布的栅极。栅极所使用的材料是多晶硅(PolySi),栅极的上面附着的是氮化硅(Si3N4),在光刻中起到硬掩膜(Hard Mask)的作用。为了保护栅极避免其与源极漏极短路,栅极表面还会有一层隔离层(Spacer),隔离层的材料通常是氧化硅或者氮化硅。从目前的模拟来看,栅极的周期无法做到40纳米以内,因此自对齐双重曝光即可实现栅极的成型。预计在即将到来的3纳米制程中,这一步将继续使用193纳米沉浸式光刻机进行光刻。

 

内隔离层成型(Inner Spacer Formation)

  

这一步的工艺实际包含三步。首先我们需要把栅极之间鳍全部清理干净,清理出来的空间将来会用来生长源极和漏极。这也是为什么我们说栅极之间的间距很难做到40纳米以下,因为40纳米以下很难再有足够的空间生长源极和漏极。然后我们将暴露在表面的SiGe材料刻蚀进去,这一步将是全环绕栅极晶体管生产中非常关键的一步,刻蚀的程度将直接决定晶体管中有效栅极的大小。最后在刻蚀过的SiGe表面生长内隔离层,与外部的隔离层类似,内隔离层的作用也是防止栅极与之后形成的源极漏极短路。

 

源极漏极的外延生长(Source Drain Epitaxy)

 

 

在成功的长出内隔离层保护栅极之后,这一步我们便可以在Si表面外延生长出源极和漏极。如果是P型晶体管,那么源极漏极的材料是硼掺杂的SiGe (SiGe: B)。如果是N型晶体管,那么源极漏极的材料则是磷掺杂的SiC (SiC: P)。这一步的工艺和鳍式晶体管的工艺也是一致的。然而值得注意的是,外延生产会给晶体管的通道施加很大的应变,这种应变对于晶体管的电学性能是非常有利的。但是在3纳米以下的节点,全环绕栅极晶体管的通道是仅仅几纳米厚的薄片,且相邻的薄片之间的距离也只有几纳米,这种应变可能会导致晶体管的严重变形。

 

通道释放(Channel Release)

 

 

通道释放可以说是全环绕栅极晶体管生产中非常华丽的一步。在经过几百道工序之后,终于在这一步,我们通过选择性的刻蚀把通道释放到半空中,形成三个半悬空的纳米线/纳米片。而之前形成的栅极完全被清理掉了,也因此我们往往称之前的栅极为虚设栅极(Dummy Gate)。在之后的工艺中,我们将会重新在纳米线/纳米片的表面生长出具备高介电常数的绝缘层以及金属栅极(HKMG High-K Metal Gate)。

 

通道释放也是我们这篇文章介绍的最后一步,之后的生产工艺与鳍式晶体管生产工艺几乎是完全一致的,感兴趣的朋友可以自行了解一下鳍式晶体管的后续工艺。

 

参考文献:

 

1.Diebold, Alain C., Andy Antonelli, and Nick Keller. "Perspective: Optical measurement of feature dimensions and shapes by scatterometry." APL Materials 6.5 (2018): 058201.

 

2.Loubet, N., et al. "Stacked nanosheet gate-all-around transistor to enable scaling beyond FinFET." 2017 Symposium on VLSI Technology. IEEE, 2017.本文中所有的结构示意图均来自于Nanometrics, Inc.(参考文献1)。因Nanometrics本身不做任何工艺生产,推测所展示的示意图是参考IMEC的工艺而来的。电子显微镜图均来自GlobalFoundries和IBM的工艺流程(参考文献2)。标题图片来源于Samsung。

 

关键字:GAA  FinFET 编辑:muyan 引用地址:http://news.eeworld.com.cn/manufacture/ic511955.html 本网站转载的所有的文章、图片、音频视频文件等资料的版权归版权所有人所有,本站采用的非本站原创文章及图片等内容无法一一联系确认版权者。如果本网所选内容的文章作者及编辑认为其作品不宜公开自由传播,或不应无偿使用,请及时通过电子邮件或电话通知我们,以迅速采取适当措施,避免给双方造成不必要的经济损失。

上一篇:联手美国限制技术出口,日本在华为伤口上又撒了把盐
下一篇:中国信息技术两大短板:一硬一软,RISC-V是一大机遇

关注eeworld公众号 快捷获取更多信息
关注eeworld公众号
快捷获取更多信息
关注eeworld服务号 享受更多官方福利
关注eeworld服务号
享受更多官方福利

推荐阅读

C-V2X技术大规模落地时间表发布!将分三阶段推出
多年来,无线工程师、汽车制造商和政府一直致力于发展C-V2X(蜂窝网络车到一切)通信技术,以便让未来的自动驾驶汽车能够与彼此以及与交通网络通信。现在,据外媒报道,5G汽车联盟(5GAA)公布了大规模部署C-V2X通信技术的路线图,其中包含未来十年内C-V2X技术落地的时间表。图片来源:5GAA基于目前蜂窝网络行业标准组织3GPP的5G技术发布速度、全球5G技术部署情况以及汽车通信技术供应链状态,5GAA预计C-V2X技术落地将分三个阶段。图片来源:5GAA从2020至2023年,汽车制造商将主要依赖4G LTE-V2X技术实现基本的安全功能,如左转辅助和紧急电子刹车灯功能,以提升交通效率。此外,此类安全功能将对已经通过蜂窝网
发表于 2020-09-11
C-V2X技术大规模落地时间表发布!将分三阶段推出
环绕闸极技术让台积电2nm越来越近
台积电冲刺先进制程,在2纳米研发有重大突破,已成功找到路径,将切入GAA(环绕闸极)技术,为台积电发展鳍式场效电晶体(FinFET)取得全球绝对领先地位之后,迈向另一全新的技术节点。尽管劲敌三星已早一步切入GAA,台积电仍有信心以2纳米切入GAA技术,在全球晶圆代工市场持续维持绝对领先地位。这是台积电继去年9月正式对外宣告投入2纳米技术研发之后,在2纳米技术的重大进展,凸显台积电强大的研发实力,预料台积电最快会在下月举行的技术论坛,宣告这项重大的技术成果。台积电并未对此评论。台积电3纳米预定明年上半年在南科18厂P4厂试产、2022年量产,业界以此推断,台积电2纳米推出时间将落在2023年到2024年间。台积电在今年4月法说会时
发表于 2020-07-14
3nm工艺搏斗,三星多叠置沟道GAA器件架构
随着半导体的摩尔定律逐渐推进,国际上两大半导体巨头台积电和三星在3nm工艺上选择了截然不同的技术架构,台积电继续求稳,采用技术成熟且有把握的FinFET(鳍形晶体管)技术,而三星则更加冒险一些,选择了架构效能更好,但量产难度远大于FinFET的GAA(环绕式栅极技术)架构,希望在半导体市场上殊死一战,占据有利市场地位。近些年来5nm工艺在电路与半导体领域快速发展,其代表器件FinFET 3D晶体管相较于7nm工艺密度提升约1.84倍,性能提升约15%,据悉苹果A14处理器、华为麒麟1020处理器都将使用5nm工艺生产,技术基本成熟。而3nm工艺作为下一阶段技术节点,致力于在5nm工艺基础上,将晶体管密度提升70%,速度提升10
发表于 2020-05-08
3nm工艺搏斗,三星多叠置沟道<font color='red'>GAA</font>器件架构
台积电FinFET和三星GAA孰更胜一筹?
台积电和三星是半导体领域的两大“霸主”,他们在整个半导体行业都有着举足轻重的分量,甚至每一次的技术革新,都会牵动着业内的发展方向。而随着摩尔定律进入3nm工艺节点之后,两家公司却选择了不同的3nm工艺架构,其中台积电选择在3nm中继续沿用FinFET架构。“当价格不变时,集成电路上可容纳的晶体管的数目,约每隔18~24个月便会增加一倍,性能也将提升一倍”,这就是著名的摩尔定律。如果要增加集成电路上晶体管的数目,最有效的方法就是减小晶体管的尺寸,我们就拿常见的MOS晶体管来举例。半导体产业面对的挑战是虽然在锗和Ill-V化合物半导体上形成的MOS晶体管具有高驱动电流,但是这些MOS晶体管的泄露电流也高。当漏电达到一定程度
发表于 2020-05-07
台积电<font color='red'>FinFET</font>和三星GAA孰更胜一筹?
3nm、5nm制程:复杂且昂贵的争夺战(一)
翻译自——semiengineering 半导体工艺在进入14nm/16nm制程之后,最经常被提到就是鳍式场效应晶体管(FinFET),它的出现满足了7nm至14nm之间的工艺制造。不过在进入更小的5nm、甚至3nm之后,FinFET工艺已经难以满足半导体芯片的制造需求,业界也在对新一代晶体管进行研究。  为此,几大晶圆厂正在市场上加速5nm制程,但现在客户必须决定是围绕当前的晶体管类型设计他们的下一个芯片,还是转移到3nm及以上的不同芯片。 该决策涉及将目前的FinFET扩展到3nm,或在3nm甚至2nm节点上实现一种名为GAA FET的新技术。从FinFET进化而来的环绕闸极可提供更好
发表于 2020-02-05
3nm、5nm制程:复杂且昂贵的争夺战(一)
IP全国产迈出关键一步,TSMC FinFET N+1芯片问市
中国一站式 IP 和定制芯片企业芯动科技(INNOSILICON)发布:已完成全球首个基于中芯国际 FinFET  N+1 先进工艺的芯片流片和测试,所有 IP 全自主国产,功能一次测试通过。官方介绍称,自 2019 年始,芯动在中芯 N+1 工艺尚待成熟的情况下,团队投入数千万元设计优化,率先完成 NTO 流片。基于 N+1 制程的首款芯片经过数月多轮测试迭代,助力中芯国际突破 N+1 工艺良率瓶颈。芯动科技与全球知名代工厂已有多年国产 IP 生态共建的合作,为大量国内和全球客户实现从成熟工艺(55nm、40nm、28nm、22nm 等)到先进工艺(如 FinFET 14nm、12nm、7nm 等)的不断跨越,在各先进
发表于 2020-10-12
IP全国产迈出关键一步,TSMC <font color='red'>FinFET</font> N+1芯片问市
换一换 更多 相关热搜器件

About Us 关于我们 客户服务 联系方式 器件索引 网站地图 最新更新 手机版

站点相关: 市场动态 半导体生产 材料技术 封装测试 工艺设备 光伏产业 平板显示 电子设计 电子制造 视频教程

词云: 1 2 3 4 5 6 7 8 9 10

北京市海淀区知春路23号集成电路设计园量子银座1305 电话:(010)82350740 邮编:100191

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2020 EEWORLD.com.cn, Inc. All rights reserved