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芯片开发者,是时候该重视chiplet了

2018-12-12
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来源:本文由 公众号 半导体行业观察(ID:icbank)翻译自「Semiconductor Engineering」,谢谢。


政府机构,行业团体和个体公司开始围绕各种chiplet模型展开竞争,为使用标准化接口和组件来更快、更便宜地制造复杂芯片奠定基础。

像乐高积木一样把不同模块组合在一起的想法已经被讨论了近十年。到目前为止,只有Marvell将这一概念用于商业用途,而且这一概念仅适用于其基于模块化芯片(MoChi)架构的芯片。从那时起,三个不同的计划已经开启,分别涉及到DARPA;IEEE与SEMI合作的国际器件与系统路线图;以及一系列公司,包括Netronome、Achronix、Kandou Bus、GlobalFoundries、NXP、Sarcina Technology和SiFive。Leti和Fraunhofer等机构也在欧洲开展工作。

Marvell公司网络首席技术官兼高级主管Yaniv Kopelman说:“明年你会听到更多关于chiplet的消息。chiplet是解决摩尔定律死亡的好方法。三年前,我们在一台交换机上实现了这个方法,我们一直在内部产品线中重用技术。”

三年前,Marvell推出了基于Kandou互连结构的MoChi架构。从那时起,由于器件微缩成本的上升,以及AI算法、汽车芯片、5G等新市场几乎不变的流量的推动下,其他公司开始积极参与其中。

图1:智能手机中的MoChi示例。  (来源:Marvell)

SiFive首席执行官Naveed Sherwani表示:“变革的速度已经加快。因此,现在我们有快速变化的算法,你希望使用ASIC或类似于ASIC的东西,而不是FPGA的速度、功率和成本。但我们也看到,尤其是在AI领域,摩尔定律已经嘎然而止,因为微缩是没有帮助的。如果没有下一个节点,chiplet方法就变得更加可行。”

Sherwani表示,这也可以降低开发芯片的公司进入的门槛,有助于吸引新的人才和年轻工程师,因为半导体行业正变得成本更低、充满活力。

这种方法得到了很多支持,尤其是创业公司和投资者。

Kandou Bus公司首席执行官Amin Shokrollahi表示:“chiplet将会提高销售率,而且还会有更多创新。这会加速创新,因为你只设计了一个部分。这一直是IP公司和IP业务之间的驱动力。从这里获取一个IP,然后从那里获取另一个IP。但这方面遇到的问题是如何将这些IP组合在一起。这部分很难。”

提供框架和一些标准化可以有所帮助,并且可以显著降低设计的成本和速度。

Shokrollahi说:“我们必须从根本上降低创新成本。这意味着我们需要弄清楚如何在三个月内进入市场,并理解为什么我们会犯同样的错误。在过去40年中,整合的负担大致相同。我们想要用5到10人而不是200人来完成一个项目,而且需要快速完成。”

要实现这一点,还有许多工作要做,而且这一概念还有待于除一家公司之外的其他公司的商业验证。能够以具有成本效益的方式在全球供应链中增加足够的一致性和灵活性是一项重大挑战,但做到这一点的意义是深远的。

ClioSoft公司营销副总裁Ranjit Adhikary表示:“所有这一切的真正价值在于chiplet目录,这样你就可以追踪芯片的去向以及人们使用这个IP的经历。你真正想要的是一个像亚马逊这样的模型,每个IP都有规格和评论,不管是硬IP还是软IP。这非常重要。这必须得到安全保障的补充,因此一些组织可以访问某些IP,而不能访问其他IP。所有这些都需要转化为数据管理系统,在这个系统中,你可以了解责任,并且可以跟踪IP及其使用方式。”

今后的挑战

创建一个由多家公司开发硬IP的基础设施并不是一件轻而易举的事情。而且,由于芯片是由多家公司在多个地区开发的,这就变得更加困难。有时会出现语言问题,对可靠性、安全性和静电/接近效应的描述在某些应用中可能需要比其他应用更精确。对于安全关键型应用,以及涉及在高级工艺节点开发的组件的芯片组合,这一点尤为正确。

DELTA Microelectronics销售和营销副总裁Gert Jorgensen说:“每次添加新器件时,复杂性都会增加两到三倍,我们已经完成了180、40和28nm的双芯片封装,但这些都是定制设计的芯片。这使它变得更容易,因为它们是为配合而设计的。如果你把一切都变得更加标准化,那么它们就不会相互适应。”

还有其他问题。Jorgensen说:“当你与多家供应商打交道时,就会遇到像按时交货这样的问题。因此,每家公司可能有25块晶圆,但你只能从一家供应商处得到23块好晶圆。或者有时候晶圆被污染了,不容易焊线。”

Marvell的Kopelman说,Marvell遇到的一个大问题是芯片之间的接合。由于成本的原因,接合需要压过有机衬底(run over an organic substrate),而不是使用interposer(内插层)。第二个问题涉及分区。

 “当你设计chiplet时,有时你会在中间分割IP。我们面临的挑战是在哪里进行裁剪,以及如何开发允许这种裁剪的体系结构。对于交换机或CPU,主要关注的是组件的延迟。另一个问题是将所有这些投入生产。在演示中构建IP很容易,但要实现适合生产的IP还有很长的路要走。它需要通过ESD、热、冷和各种流程的测试。这需要大量的工作,而且需要时间。”

加速封装

虽然涉及chiplet的大部分注意力都集中在上市时间和定制上,但它们也可以与传统封装一起使用,例如扇出(fan-out)。其中一个很大的挑战是裸片的位置。

ASE公司高级技术顾问Bill Chen表示:“从概念上讲,chiplet是利用EMIB(英特尔嵌入式多芯片互连桥)之类的东西构建扇出的非常好的方法。但这并不容易。使用扇出和其他技术,你需要将裸片精确地放置在基板上,然后使用重分布层。不过,在扇出过程中,裸片会移动。”

虽然扇出已经批量生产,特别是在基于台积电InFO架构的智能手机中,但这种封装方法的更广泛应用才刚刚开始。

Chen表示:“目前很少有多芯片的实现。设计需要迎头赶上,成本需要迎头赶上。有许多不同的想法正在试验中。ASE已经试验了two die for chip last和 two for chip first,二者都有效。”

下一步是充满信心地增加可重复性,这可能需要多种新的方法。Brewer Science正在研究一种方法,即在塑封材料中使用薄膜,其工作原理类似于网板。这种方法可以大大减少裸片移动的问题。

Brewer Science先进技术执行董事Rama Puligadda说:“这不是interposer(内插层),它是EMC(环氧塑封材料)的替代品。你在想在硅上制造空洞的地方预先形成一个网板。”

她指出,这也有助于解决诸如翘曲之类的问题,这是EMC日益严重的问题。chiplet方法更加模块化,可以减少各部件的机械应力。

图2:叠层高分子裸片网板填充概念。(来源:Brewer Science)

什么人在做什么事情

DARPA的CHIPS(通用异构整合和IP重用策略)计划赢得了波音、洛克希德、诺斯洛普·格鲁门、英特尔、美光、Cadence、Synopsys等公司的支持,用于商业和军事/航空应用。同样,SEMI和IEEE也在推广更快整合的共同路线图,西门子的Mentor事业部已经建立了一个可以在这方面提供帮助的封装流程。

图3:与interposer(内插层)连接的chiplet (来源:佐治亚理工学院)

但要将这一点提高到主流商业水平还有很长的路要走。Achronix营销副总裁Steve Mensor说:“到目前为止,还没有针对die-to-die通信的明确通信协议。可使用用于chip-to-chip通信的独立器件的统一协议,但是这些协议具有大的延迟开销,并且对于封装集成解决方案而言不是最优的。一旦有了可用的标准,chiplet用例将会迅速扩展。”

Mensor表示,我们的愿景是更好的互操作性,而不是更好的特性。“最终目标是创建标准产品,这些产品可以与封装集成解决方案中的任何其他chiplet可靠地互操作。这需要标准和互操作性认证方法。否则,每个封装解决方案都将是构建自定义解决方案的重要工程工作。”

这需要领域知识,这会在多个层面上改变游戏。这背后的驱动概念相当于大规模定制,这是第三方IP应该促进的方法。我们缺少的是一种更有预见性地将这些部分组合在一起的方法。

Netronome Systems首席营销和战略官Sujal Das表示:“你需要领域知识,你需要牢记该领域的应用,因为对于人工智能、网络和安全而言,你是在处理特定领域的语言。这是一种从每瓦性能中获得更多价值的方法。你希望在差异化方面有最大的选择余地。今天,当你从不同的供应商获得SerDes IP时,你将被迫采用某种工艺尺寸。如果你想要迁移到5G PAM-4,你需要7nm,所以你不得不迁移所有东西。但是其他IP应该能够保留在最好的节点上,为了使其工作,你需要一种开放的方式来连接这些东西。英特尔的EMIB在这一点上做得过于苛刻。你希望以一种灵活的方式实现连接。”

Das表示,这需要同步和异步方法,以及通用的连接结构。Netronome已经开放了它的交换结构,以促进这一点。

Das说:“第一步是根据规范制作白皮书。然后,我们将发布规则并加强它们。我们预计明年第一季度或第二季度会有原型。”

在此基础上,需要开发工具和方法,使所有这些都能发挥作用。虽然较小的芯片相比于较大的芯片有更好的产量,但当这些芯片被封装在一起时,有许多事情可能会出错。一个坏的chiplet会杀死整个封装。此外,芯片或模组在封装、测试甚至运输过程中都可能受到损坏,如果涉及多个芯片,则损坏的成本会更高。

JCET集团技术战略总监S.W. Yoon说:“裸片尺寸越大,产量就越低。我们在扇出中看到了这一点。随着尺寸变大,达到10 x 10或20 x 20,产量会降低。”

Yoon表示现在的重点是更薄的封装和2μ或更小的互连,特别是在扇出中。这意味着,在这些类型的器件中使用的chiplet需要被表征为与当今定制设计的芯片相同的密度和可能的交互,而且工具将需要考虑不同的IP功能和限制。

Kandou的Shokrollahi说:“工具是我们需要的主要东西。我们内部有一些与Marvell共同开发的工具。但仍有相当一部分是缺乏的。”

工具在配置这些器件时提供了更多一致性。它们还可以减少设计中可能出现的错误,特别是当复杂性超过人脑在多维空间中映射所有可能的交互和电气影响的能力时。

工具从EDA的规划方面开始,但它会继续到制造的检查和测试阶段。在某些情况下,工具驱动方法,在某些情况下,情况正好相反。但是一旦这个基础建立起来,它就为改进工艺、降低成本和试验新的可能性(例如内部裸片间的硅光子学)提供了回旋余地。

虽然光子学已经出现了一段时间,但它主要用于各种类型的服务器和大型数据中心的存储。将其放入封装中将对性能、延迟和与热相关的影响产生重大影响。但在这一点上,以有竞争力的价格在商业规模上推出这一产品的速度有多快还是个未知数。

尽管如此, chiplet的发展势头非常强劲,在过去一年的技术会议上,许多关于chiplet的讨论都提到了光子学作为未来的发展方向。

结论

商用chiplet至少还需要几年的时间。它已被证明在有限的应用中有效,而且随着时间的推移,很有可能芯片工业的很大一部分将会朝这个方向发展。但仍有一些问题需要解决,这需要许多公司而不仅仅是少数公司的努力。

eSilicon总裁兼首席执行官Jack Harding说:“我们今天并没有生产chiplet,但我们已经考虑过了。我个人认为,这是模块开发乃至更广泛的芯片开发不可避免的一部分。”

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