Silicon Labs 芯科科技

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时钟知识库-FPGA参考时钟设计与应用

2019-10-09
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高性能FPGA在数据中心、广播、成像和工业控制在内的众多应用中发挥着关键作用。随著半导体科技的不断进步,使用高性能FPGA也带来了新的设计挑战。高端FPGA不使用简单的整数时钟乘法或时钟生成,而是需要多个非整数相关的频率来生成任何输出频率,而不会牺牲抖动性能。为此,需要一个新的时钟参考体系结构。
 
传统时钟参考架构
要实现复杂的时钟树,同时还要满足严格的空间限制和压缩的上市时间,这就需要一种新的时钟发生器设计方法。传统的结构是基于一个简单的循环,产生一个电压控制振荡器输出在一个倍数的期望频率。在这种结构中,输出时钟频率是输入时钟频率和锁相环分频值的函数。该模型适用于参考输入的简单整数时钟乘法或来自晶体输入的时钟生成。
 
解决高性能的FGPA挑战
另一方面,高端FPGA需要多个非整数相关的频率。设计人员必须使用一个或多个定制晶体和多个时钟发生器集成电路来生成所需的频率集,从而增加了整个解决方案的成本、复杂性和功耗。Silicon Labs(亦称“芯科科技”)的专利MultiSynth™分数除法器架构解决了这个问题。MultiSynth架构可以无缝切换,以产生精确的输出时钟频率,并且百万分之零的误差。这种技术使得在不牺牲抖动性能的情况下生成任何输出时钟频率成为可能。


比较(a)传统锁相环和(b)多合成器时钟生成架构
 
集成LDO降低噪声并提高性能
除了MultiSynth架构之外,时钟产生器还包含多个有助于降低抖动和节省系统成本的特性。例如,电源噪声是高性能时钟设备的一个重要问题。它从两个方面影响效能:
  1. 它将噪声添加到时钟电压参考中,在输出中显示为定时错误。
  2. 电源噪声由锁相环内部振荡器调制,产生相位噪声。
 
基于开关拓扑的电源是高电流、低电压设计的首选,因为它们是高效率的。不幸的是,它们还会产生很大的噪声,因此FPGA系统设计者必须添加低噪声线性稳压器(LDO)、铁氧体珠和大量的滤波电容器,以便在电源噪声到达时钟发生器之前消除它。这增加了大量的成本,增加了董事会规模。然而,Silicon Labs的设备在芯片上包含多个LDO,从而在很大程度上消除了对这些外部组件的需求。
 
Silicon Labs时钟解决方案
Silicon Labs提供完整的时钟解决方案系列,并搭配相应的软件工具,帮助客户开发快速、定制的解决方案。ClockBuilder Pro (CBPro)是一个软件工具,它简化了从时钟树规范到可排序部件的任务。该工具使用一种循序渐进的GUI格式,其中包括超过175条时钟设计规则,以减少设计和调试时间。CBPro软件包可以免费下载,有了这个工具,设计师现在可以开发一个最佳解决方案并快速评估样件。其他软件工具包括一个相位噪声到抖动计算器,它有助于将FPGA相位噪声规范转换成抖动需求。
 
Silicon Labs定时解决方案广泛应用于多种FPGA参考设计中。这些评估和开发工具使客户能够快速采用并加快产品上市的时间。访问我们的时钟和振荡器参考设计网页并开始展开您的开发之旅:https://www.silabs.com/products/development-tools/timing/reference-designs
 
要了解更多关于Silicon Labs的时钟产生器产品组合如何帮助满足您的FPGA设计要求,请阅读完整的白皮书:https://www.silabs.com/whitepapers/simplifying-fpga-reference-clocking
 
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