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5nm工艺的机会来了

2019-08-13
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前辈的设计流程



你可能听前辈说过他们那时的芯片设计相对容易,当年设计芯片的最先进工艺节点是40纳米。虽然当时设计起来其实也并不容易,但和现在设计人员面临的无数挑战相比,就是小巫见大巫了。



当时,功能和角色的划分相对清晰:我们从一开始就进行设计规划和前端设计,切换阶段的界限很模糊,但后来我们很高兴能够进入后端设计,并且“在相当程度上”完成了设计。然后,进行时序signoff,并采取了一些补救措施,以便完成设计收敛,还做了少量顶层的重新优化,最终顶层收敛。最后几个月的设计更多是彻底查找缺陷,但是这个时期最主要的任务还有封装的signoff与清理。至此,如果你仅仅负责写RTL代码,那么你的生活将是平静的,或者很有可能你已经投入到下一颗芯片的设计。

现在谈起这种流程,就类似于向10岁孩子介绍你曾用混音磁带在收音机里录制了90分钟的录音去和朋友分享。然而,在我们展望5nm及更先进节点时,新需求是如此不同,对设计流程也产生了极大的影响。


 

裕量



设计裕量当然不是什么新鲜事物,但随着工艺尺寸的缩减,它们的数量和范围都在增加。按照Donald Rumsfeld说法,裕量最原始的意义就是“已知的未知”和“未知的未知”,我们还不能或还没有以某种有效的方式建模。尽管如此,我们需要裕量来确保设计是可靠的、可制造的且可实现的。


工艺相关的裕量一直都是创新目标。从统一设置裕量,进步到片上变异(OCV)降额(derate),再到AOCV降额,以及最新的POCV降额,已经设法显著降低了单元时序设计–分析流程中的悲观度(还有乐观度)。如果没有这样的进步,时钟周期中就会有越来越多的部分被裕量侵占。 新思科技最新的创新目标指向传统上作为统一裕量进行建模的其他形式的变异(连线和过孔的变异)。通过计划有序地解决这种变异,我们能够再次释放额外的范围,使任何给定的设计收获更优化的功耗、性能和面积。

到目前为止,第二类裕量仍较少获得关注。这些裕量与设计流程相关。设计流程的传统构建方式(单点工具解决方案)导致存在系统裕量。设计从一个精度和抽象级别转移到下一级别之后,就会采用裕量来平缓过渡或计入设计方面建模方式的差异。这些系统裕量不仅以工艺裕量的类似方式限制了可实现的最佳功耗、性能和面积,而且还可能对设计收敛以及最终获得设计结果的用时产生负面影响。


 

使用正确的方式



新思科技 Fusion Technology™ 就是针对这些问题提出的解决方案。但这些变革性的优点究竟是什么呢?它们与整个设计流程有什么关系呢?



如果回到2000年代 mix-tape 式的设计流程,那么设计领域的工作似乎要容易得多,因为流程中工具之间的交互不那么重要。当然,你仍然希望在综合和布局布线之间保持良好的关联性,但是你可以保持足够的裕量,这样在交接时会更容易。在当今工艺中,以这种蛮力方式保持裕量既没有工作效率,也不具有成本效益。

如果这样想,我们可能会在台面上遗弃一大堆结果质量,因为所有内容都被预先设定为在交接时“安全”。安全固然好,但安全需要裕量,而裕量需要花钱。

如果我们现在看新思科技Design Platform中的 Fusion技术,就会发现它的目的是通过共享技术,以及在流程中的任意环节提供聚焦结果质量的先进技术来消除这些裕量存在的必要性。

借助Design Fusion设想一种交接流程,布局布线工程师能够通过在流程后期利用逻辑重新综合,根据需求的变化重新确定更优化的面积、时序或功耗。同样,现在的综合工程师在我们仍处于设计流程的早期阶段时,就能通过访问先进时钟树综合(CTS)引擎来改进其流程。对于后期要部署多源时钟树(Multi-Source CTS)的高速内核或位置,提前了解时钟传播延迟和插入延迟,可确保不会发生设计不足和设计过度的问题,为最终用户缩小裕量并简化流程。


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