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7nm Die-to-Die PHY IP核加速云计算芯片设计

2019-12-04
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超低功耗DesignWare Die-to-Die PHY IP核在超大规模数据中心提供小于1pJ/bit的最佳能源效率
紧凑的模拟前端为大型多芯片模块设计提供可达50毫米的可靠连接
灵活的架构允许以极低延迟和误码率的连接把核心逻辑划分在多个Die上
与DesignWare 112G/56G以太网、HBM2/2E、DDR5/4和PCI Express 5.0 IP核相结合,新思科技为高性能计算和网络片上系统提供全面的解决方案


新思科技近日推出用于超大规模数据中心、人工智能和网络设计的多芯片模块(MCM)超短距离连接的DesignWare® Die-to-Die PHY IP核。DesignWare Die-to-Die PHY IP核支持从2.5G到112G数据速率的NRZ和PAM-4信令,为大型MCM设计提供最大的每芯片边缘吞吐量。为了提高片上系统产量,Die-to-Die PHY允许将大型芯片分割成较小的芯片,同时为功率、单位IO宽度、延迟或传输距离的带宽提供了权衡。作为新思科技全面云计算IP核解决方案的最新补充,DesignWare Die-to-Die PHY由经流片验证的112G/56G以太网、HBM 2/2e、DDR 5/4和PCI Express 5.0控制器、PHY和验证IP核组成。


新思科技为设计者提供了全面的布线可行性分析、封装基板指南、信号和电源完整性模型以及串扰分析,以便将DesignWare Die-to-Die PHY快速集成到片上系统中。X16通道配置中的半双工发射器和接收器为高吞吐量的die-to-die连接提供每毫米每秒1.8TB的单向带宽。为了满足先进FinFET工艺中片上系统的功率要求,Die-to-Die PHY为超低功耗die-to-die和die-to-optical的引擎连接提供不到1 pJ/bit的功耗。DesignWare Die-to-Die PHY IP核符合OIF CEI-112G和CEI-56G 超短距离(USR)和超短程(XSR)连接标准。



用于高端数据中心和网络应用的先进片上系统正在接近最大的晶片尺寸限制,这就要求设计者将片上系统划分为较小的模块化芯片。具有领先功耗、性能和面积的DesignWare Die-to-Die PHY IP核使我们的用户能够满足其在设计最先进FinFET工艺方面的短距离连接需求,并迅速向市场提供与众不同的差异化产品。

——John Koeter

新思科技解决方案事业部营销副总裁




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