如何利用SerDes降低高带宽数据接口总线的宽度

2019-10-11来源: eefocus关键字:erDes  高带宽  数据接口总线  宽度

  工业用串行/解串器(SerDes)可降低高带宽数据接口总线宽度。使用一个串行器就可以把数据从一个宽并行数据流转换为少字节甚至单通道低压差分信号(LVDS),有效降低了设计成本,提高了线缆选择的灵活性。在到达传输目的地后,借助一个解串器,即可将数据恢复成并行数据流。串行器和解串器的应用范围广泛多样,本文介绍了数个应用实例,以及该器件的优点和存在的问题。


  早期的SerDes产品,如图1所示的Channel Link I器件,通过使用一个单独的时钟线把并行数据总线(宽度达48位)串行到多通道LVDS总线上。在此之前,通常是利用宽带状线缆的数据总线实现从点A到点B的数据传输。虽然此方案比以前好很多,但仍存在一些问题,比如,会出现对间延时差,电磁干扰(EMI)和线缆长度有限等诸多问题。对间延时差会限制线缆的可用长度,或导致被迫使用低失真线缆,这都会大幅提升成本。直到最近,这种解决方案还是最好甚至是唯一的。


 

  图1:早期SerDes产品
  如今新的SerDes已解决了许多上一代SerDes所面临的问题。新的解决方案通过把数据和时钟串行到一个单差分对来消除线缆延时,让设计师有更多的线缆选择。新一代SerDes允许选用低成本线缆,比如双绞线(UTP)或同轴线缆,从而无需选择昂贵的低失真线缆。另一个重要改进是减少了电磁干扰的相关问题。当然,比起单端总线,采用LVDS信令已从内部改善了电磁干扰情况。但很多新的SerDes都采用了诸如扩频时钟发生器(SSCG)、数据加扰以及数据编码过程中的随机化等嵌入式电磁干扰抑制技术,来衰减离散频率/谐波。


  由于SerDes在传输介质中无法充分均衡输入数据以补偿寄生损耗,线缆的覆盖范围受到了限制。尝试将线缆覆盖范围扩大到超过限制,通常会导致眼图关闭,这将意味着数据不可恢复。对高速传输线理论了解甚少的实用主义者,会争论说一条线缆不过是一个低通滤波器。但新一代的SerDes可以去加重、用电缆均衡补偿高频损失并放大接收信号,从而延长线缆的使用长度。按照此方案,在时序图上眼图就是“睁开”的,这样数据的字节错误即便不能消除也可以减少一些。


  如图2a所示,美国国家半导体新一代的Channel Link II SerDes,在串行器DS92LV2421的发送阶段即有去加重功能;而在解串器DS92LV2422的接收阶段则有电缆均衡功能。框图下所示(图2b)的是当运行数据率为1.8Gbps,在信号路径上的三个测试点的模拟信号。左侧图片所示的是在去加重关闭的情况下,TP1处的波形,此时设定为-3.3dB。为了补偿预计在传输介质上会出现的高频损耗,在发送端进行了去加重补偿。在Channel Link II器件中,去加重和EQ都由寄存器控制,有8个设定值。如TP3处的数据所示,使用去加重和EQ可产生显著的效果。在VOD=840mV(在TP1处的差分输出电压)时,无去加重或EQ信号,在TP3的幅度是290mV,抖动是403pS。而当信号DE=-3.3dB,EQ=3.3dB时,幅度是825mV,抖动是142pS。


  

  图2a:国半SerDes Channel Link II框图
 

  图2b:Channel Link II信号链路上三个测试点的模拟信号


  图3是数据从TP1到TP3的示波器截图,使用的是10米的CAT-6 STP线缆,运行数据负载为1.8Gbps。测试数据点位于解串器的输入端,不附加EQ。可以看到均衡器在接收数据时变化明显,当EQ设定为0dB,眼图完全封闭;而当EQ是6dB时,眼图完全打开。时钟和数据恢复(CDR)电路是恢复数据的关键,在解串器内CDR电路紧随EQ阶段后。CDR电路的设计目的在于恢复数据,避免字节错误,其眼图呈50%或0.5UI(典型)闭合态。


 

  图3:数据从TP1到TP3的示波器截图


  Channel Link III器件DS92LX1621和DS92LX1622是SerDes的最新产品,解决了以往的所有问题。图4显示的串行器可以直接连接到16位LVCMOS并行总线摄像头,该摄像头可在单向交流耦合CML通道上串行数据。其中,摄像头的时钟和双向I2C控制线也可编码到串行数据中。串行数据、时钟和I2C总线通过带有分立时钟的16位并行总线实现解串,经I2C接口到帧接收器或FPGA的接收端。解串器无需额外的外部时钟,这既降低了成本,也降低了设计难度。此外,解串器与串行器自动同步功能使其实现了真正的“即插即锁”功能。


  图4:基于Channel Link III SerDes的应用实例一


  图5所示的是工业用SerDes的一个更简单灵活的应用,用于实现显示器与图像或视频处理器的远距离沟通。本例中,视频处理器包含21位的并行总线和显示器,显示器是一个由I2C控制的触摸屏,装在15米外。与上面的例子相同,数据、时钟和I2C总线都被串行到数据负载为1.05Gbps(21×50MHz)的单差分对,具有很大的设计灵活性。在低成本媒介、远距离或点对点的数据传输等多种应用中,均可以使用这种SerDes。


 

  图5:基于Channel Link III SerDes的应用实例二


  工业用SerDes不仅应用广泛,还具有高度的灵活性。在图4和图5中,串行和解串前后的数据格式是一样的。使用该SerDes转化数据格式时,仅靠解串器即可完成数据格式的转化。图6显示了DS92LV2421的工作流程,通过分立合成器、时钟和控制信号接收24bit RGB数据,而后把数据串行到一个差分对上。其线缆接收端的数据即被DS92LV0422解串到4路LVDS通道和一路时钟信道上。


  图6:DS92LV2421/ DS92LV2422的工作流程图


  本文讨论的SerDes器件不局限于文中所列的视频应用,具有广泛的用途。SerDes可以简化产品架构,降低成本,有效提高设计的灵活性。此外,SerDes系列具有内置自测试(BIST)功能,可以实现高速串行链接测试,非常有助于系统调试和生产测试。由于使用了扩频时钟发生器,可以进一步减少电磁干扰。在I2C控制下,扩频时钟发生器可以为具体应用选择合适的时钟扩频(+/-0.5%,+/-1%或+/-2%)。


关键字:erDes  高带宽  数据接口总线  宽度 编辑:什么鱼 引用地址:http://news.eeworld.com.cn/qrs/ic476872.html 本网站转载的所有的文章、图片、音频视频文件等资料的版权归版权所有人所有,本站采用的非本站原创文章及图片等内容无法一一联系确认版权者。如果本网所选内容的文章作者及编辑认为其作品不宜公开自由传播,或不应无偿使用,请及时通过电子邮件或电话通知我们,以迅速采取适当措施,避免给双方造成不必要的经济损失。

上一篇:SPI接口的工作原理及优缺点分析
下一篇:基于VXI总线接口电路的设计与实现

关注eeworld公众号 快捷获取更多信息
关注eeworld公众号
快捷获取更多信息
关注eeworld服务号 享受更多官方福利
关注eeworld服务号
享受更多官方福利

推荐阅读

高带宽要求将云和5G数据中心推向400G时代
还展示了英特尔 Stratix 10TX FPGA中内置的58G PAM4 SerDes收发器与英特尔和其他供应商的400G插入式光模块之间的互操作性。只需8个58G PAM4 SerDes收发器即可处理400G光模块的带宽要求。英特尔Stratix 10 TX FPGA是首款采用PAM4调制,支持57.8 Gbps双向收发器的FPGA。英特尔Stratix 10 TX FPGA系列中每个器件具有60个高速SerDes收发器,每个器件能够使用PAM4调制以57.8 Gbps的速度运行。所有这些收发器通道都包含专用物理介质附件(PMA)和硬化物理编码子层(PCS)。在将数据传输到FPGA内核架构之前,PMA为高速物理通道提供主要接口功能
发表于 2019-06-04
高带宽要求将云和5G数据中心推向400G时代
5G带来的高带宽低延迟的使用效果 对安防行业来说是巨大发展机遇
5G凭借“高速率、低时延、广联接”三大特征,目前已成为兵家必争之地。实际上,5G并不是独立的、全新的无线接入技术,而是现有无线接入技术的演进,以及一些新增补充性无线接入技术集成后解决方案的总称,相较于4G,5G的断代式特点表现为速率以及多种技术升级等方面。对消费群体而言,5G带来的是高带宽低延迟的使用效果;对于安防行业来说,则意味着巨大发展机遇。新变革之下,5G产业一触即发随着5G标准逐步确定、商用步伐加快以及应用场景不断丰富,5G技术将推进物联网、云计算、大数据及AI等关联领域裂变式发展,赋能垂直行业并深度融合,形成5G大生态,为国家竞争力提升、社会转型和行业升级注入强劲动力。目前,5G产业成为全球热门的发展方向,大华股份董事长
发表于 2019-04-03
5G带来的高带宽低延迟的使用效果 对安防行业来说是巨大发展机遇
基于AXIe中PCIe高带宽及多模块的高速同步图形传输系统
        概述:E-Beam(电子束)微影技术(Lithography)是下一世代无光罩(maskless)半导体制程。通过无光罩微影技术可使微影制程突破目前20奈米或更小制程的限制。E-Beam 微影系统需要使用极高带宽的数据传输系统,将大量集成电路图案数据,从数据服务器先通过数据传输系统解压缩后,再通过数千条光纤并行传输至 E-Beam 机台,且通道对通道间的时钟偏移(skew)不得大于 2ns。基于高通道高密度及高数据传输带宽的需求,凌华科技采用AXIe平台架构来建置E-Beam 数据传输系统。本文说明如何充分发挥 AXIe平台的特点,来达成此数千通道同步的严格要求。  简介  如上所述,E-Beam 无光罩式微
发表于 2018-02-17
Allegro MicroSystems, LLC发布高带宽电流传感器以补充现有的产品
美国马萨诸塞州伍斯特市 – Allegro MicroSystems,LLC宣布在现有的高带宽系列电流传感器基础上增加新一代产品ACS732和ACS733,新产品能够为测量DC/DC转换器和其他开关电源应用中的高频电流提供紧凑、快速和精确的解决方案,这些器件是Allegro首次提供的具有1MHz带宽和3600VRMS额定隔离度的产品。ACS732和ACS733为基于霍尔效应的电流传感器,集成有用户可配置的过流故障检测等功能。这些特性使其非常适合于在高电压应用中替代高频变压器和电流互感器。 ACS732和ACS733适用于汽车、工业、商业和通信系统等所有市场领域的电机控制、负载检测和管理、开关模式电源以及过流故障保护等应用
发表于 2018-01-04
Allegro MicroSystems, LLC发布高带宽电流传感器以补充现有的产品
英特尔发布行业首款集成高带宽内存、支持加速的 FPGA
今天,英特尔宣布推出英特尔® Stratix® 10 MX FPGA,该产品是行业首款采用集成式高带宽内存 DRAM (HBM2) 的现场可编程门阵列 (FPGA)。通过集成 HBM2,英特尔 Stratix 10 MX FPGA 可提供 10 倍于独立 DDR 内存解决方案的内存带宽。凭借强大带宽功能,英特尔 Stratix 10 MX FPGA 可用作高性能计算 (HPC)、数据中心、网络功能虚拟化 (NFV) 和广播应用的基本多功能加速器,这些应用需要硬件加速器提升大规模数据移动和流数据管道框架的速度。 在 HPC 环境中,大规模数据移动前后数据的压缩和解压缩功能至关重要。相比独立的 FPGA,集成 HBM2
发表于 2017-12-21
英特尔发布行业首款集成高带宽内存、支持加速的 FPGA
STM32F103_通用定时器“输入捕获”测量输入脉冲宽度
一、硬件设计        选用通用定时器TIM5的CH1,其输入管脚为PA0,在开发板上PA0连接按键,当按键按下输入高电平,按键松开输入低电平,实验测量高电平的脉冲宽度。二、软件设计    1. 配置中断向量表的优先级        因只使用一个中断 TIM5_IRQn,抢占优先级与子优先级可随意配置。        代码如下:static void  General_NVIC_Config(void){    NVIC_InitTypeDef
发表于 2019-08-22
STM32F103_通用定时器“输入捕获”测量输入脉冲宽度
小广播
何立民专栏 单片机及嵌入式宝典

北京航空航天大学教授,20余年来致力于单片机与嵌入式系统推广工作。

电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公海网安备110108001534 Copyright © 2005-2019 EEWORLD.com.cn, Inc. All rights reserved