4D闪存+176层,SK Hynix做到了

2020-12-30来源: EEWORLD关键字:SKHynix  NAND

继美光之后,SK海力士宣布完成了业内首款多堆栈176层4D闪存的研发,容量512GB/64GB,TLC。SK海力士透露,闪存单元架构为CTF(电荷捕获),同时集成了PUC技术。公司将样品提供给controller公司去制作解决方案产品

 

海力士一直在推广96层NAND Flash产品中的4D技术,该产品将电荷阱闪存(CTF)与高集成度Peri相结合,并采用单元(PUC)技术。新的176层NAND闪存是第三代4D产品,从制造上来说,其能够确保业内最佳的每片晶圆产出。与上一代相比,除了容量增加35%,它采用2分裂单元阵列选择技术后,单元的读取速度比上一代提高了20%,在不增加进程数量的情况下,采用加速技术的数据传输速度也提高了33%,达到1.6Gbps。

 

See the source image

 

对于移动解决方案产品,最大读取速提高了70%,最大写入速提高了35%,SK海力士计划在明年年中发布消费者和企业SSD,从而扩大产品的应用市场。

 

从技术层面来讲,NAND闪存层数的增加,会导致电池电流减少,沟道孔扭曲,以及由于双叠层未对准而引起的单元分布恶化。SK海力士通过采用创新技术,如单元层间高度降低、层变量定时控制和超精密对准,克服了这些挑战,并开发了行业顶级176层NAND闪存。

 

SK海力士还计划通过在176层4D NAND的基础上开发双倍密度的1Tb产品,以不断增强其在NAND闪存业务上的竞争力。

 

根据市场情报提供商Omdia的数据,NAND闪存市场预计将从2020年的4318亿GB扩大到2024年的1.366万亿GB,复合年增长率为33.4%。

 

4D NAND

 

2018年SK海力士推出96层512Gb的基于CTF(Charge Trap Flash, 电荷捕获型闪存)的4D NAND闪存。这款产品基于TLC(Triple-Level Cell,三层单元)阵列,采用3D CTF设计和PUC(Peri. Under Cell)技术。这是SK海力士在业内首次将3D CTF与PUC相结合,这与结合3D浮栅与PUC的方式不同。其结果,前者获得了业界最好的性能和生产效率。公司将该产品命名为“基于CTF的4D NAND闪存”,以区别于当前的3D NAND闪存技术。

 

See the source image

 

电荷阱闪光灯(CTF)

 

与浮栅将电荷存储在导体中不同,CTF将电荷存储在绝缘体中,消除了电池之间的干扰,提高了读写性能,同时与浮栅技术相比,减少了单位电池面积。在CTF架构中,没有浮栅,数据被临时存放在闪存内由氮化硅成的非传导层,也就是所谓的保持室(Holding Chamber)中,从而可以获得更高等级的可靠性与更好的存储电路的控性。大多数3D NAND公司正在采用CTF。

 

PUC技术

 

这是一种通过在电池阵列下放置外围电路而使生产效率最大化的技术。那SK海力士的4D NAND与竞争“对手”3D NAND的区别是什么呢?SK海力士称其结合了自身CTF设计与Periphery Under Cell(PUC)技术。简单来说,3D闪存由阵列和外围电路两个主要组件组成。与传统3D NAND相同,SK海力士的阵列是垂直堆叠的层用于存储数据,而外围电路排列在单元边缘。由电路控制阵列,但随着NAND层的增加,它就会消耗芯片空间,增加复杂性与尺寸大小,由此增加产品的最终成本。

 

为了解决这一问题,SK海力士的4D NAND采用了PUC设计,将外围电路放置在阵列之下而不是围绕,来提高存储密度,同时降低成本。然而,这与英特尔和美光首次推出第一代3D闪存设计相同,那边称之为“CMOS under Array”(CuA)。并且,三星也已经宣布其将来会转向CuA型设计,因此这绝不能算是新技术了。

 

2分单元阵列选择技术(2-division cell array selection technology)

 

字线在NAND闪存电路中向电池施加电压。层数越多,字线越薄,就会降低细胞的高度,对字线的电阻越大,就会影响速度。通过将连接字线的电池与现有的电池相比分成两部分,可以降低电阻,从而缩短施加电压的时间,提高读取速度。

 

电池层间高度降低技术

 

随着层数的增加,通过钻孔形成存储单元就会变得困难。这导致电阻增加,电流减少,难以保证性能和可靠性。为此,这就需要尽可能降低单元间层的高度,但这会增加单元间的干扰和缺陷率。电池层间高度降低技术不仅大幅降低了176层的电池层间高度,而且通过相关工艺和设计技术确保了具有竞争力的性能/可靠性。

 

层变定时控制技术

 

增加层数和降低层高往往会导致通道孔扭曲和单元散射恶化,从而降低每一层的性能和可靠性。该技术根据每层的特性调整施加电压的数量和时间,以保持均匀的电池特性,提高了性能和可靠性。

 

超精密定位技术

 

由于随着层数的增加,不可能一次钻出用于单元形成的孔,所以使用两次钻出孔的双堆叠工艺。双堆叠技术的核心是使堆叠误差最小化。如果堆栈没有正确对齐,将导致堆栈之间的电流流动不顺畅,并发生恶化,降低成品率、性能和可靠性。SK海力士自2017年推出72层的产品以来,就一直在使用双堆叠技术,对176层产品进行了改进,并基于自身的专业知识,实时自动校正孔的位置和尺寸。

 

存储厂商们各自努力,176层顶峰见实力

 

在全球NAND市场份额中,虽然美光排在第七位,但是在堆叠能力方面,美光却毫不逊色。美光是第一家发布176层3D NAND的存储厂商,其第五代3D NAND闪存是176层构造,这也是自美光与英特尔的存储器合作解散以来推出的第二代产品。2020年11月9日,美光宣布将批量发售世界上第一个176层3D NAND。

 

据美光官网介绍,该176层NAND采用了独特的技术,替换门架构将电荷陷阱与CMOS阵列下(CuA)设计相结合,与同类最佳竞争产品相比,其die尺寸减小了约30%。

 

三星电子作为全球NAND领导者,占有33.8%的市场份额,如果三星想在很长一段时间内保持这一头把交椅,就必须始终走在前面。三星电子计划在2021年上半年大规模生产具有170层或更多层的第七代V-NAND闪存,并将使用字符串堆叠方法,结合两个88L模具,新芯片还将采用“双栈”技术。行业观察家表示,由于三星电子改变了其堆叠方法,该产品的发布已被推迟。

 

Image result for Samsung NAND

铠侠也没闲着,值得一提的是,NAND闪存由东芝于1987年首次提出的。今年10月,铠侠表示,铠侠将在日本中部三重县的四日市工厂内建立一个新的1万亿日元(95亿美元)工厂,以提高其尖端NAND闪存的产量,因为他们的目标是满足5G增长推动的不断增长的需求网络。这项投资将与美国合作伙伴Western Digital进行。该工厂将从明年春季开始分两个阶段进行建设。这家占地40,000平方米的工厂将是铠侠最大的工厂。

 

英特尔也谈到了他们的3D NAND技术。早在2019年9月于韩国首尔举行的英特尔存储日上,英特尔宣布他们将跳过业界大多数人正在开发的128层NAND闪存节点,并将直接跳到144层。

 

See the source image

 

西部数据于今年1月份宣布,它已经成功开发了其第五代3D NAND技术BiCS5,BiCS5设计使用112层,而BiCS4使用96层。

 

长江存储进步非凡,他们坚持创新发展,走差异化的路线,于2018年7月正式推出自家的独门绝技Xtacking®架构。传统3D NAND架构中,外围电路约占芯片面积的20~30%,降低了芯片的存储密度。随着3D NAND技术堆叠到128层甚至更高,外围电路可能会占到芯片整体面积的50%以上。Xtacking®技术将外围电路置于存储单元之上,从而实现比传统3D NAND更高的存储密度。2020年4月,长江存储抢先推出了128层QLC 3D NAND闪存芯片X2-6070。目前长江存储的技术已经处于全球一流的水准,下一步就是解决产能的问题。

 

Image result for Xtacking


关键字:SKHynix  NAND 编辑:muyan 引用地址:http://news.eeworld.com.cn/qrs/ic521584.html

上一篇:Crucial英睿达X6移动固态硬盘评测:小身材大容量高速度
下一篇:SK海力士为下一代存储技术备战,新研发中心RTC成立

关注eeworld公众号 快捷获取更多信息
关注eeworld公众号
快捷获取更多信息
关注eeworld服务号 享受更多官方福利
关注eeworld服务号
享受更多官方福利

推荐阅读

盘点2020年半导体十大热点大事件
外流到中国及朝鲜等地。 过去该协定出口限制的对象,以常规武器及部分机床等为主,此次报道指出,管制对象新追加了可转为军用的半导体基板制造技术及被用于网络攻击的军用软件等。据分析此举旨在防止技术外流到中国及朝鲜等。日本政府计划今后加强产品及相关技术的出口手续,新管制对象也包括日本厂商擅长的领域,部分企业或受到影响。 点评:美国在遏制中国半导体发展方面,除了自己“上手”,也不忘拉上自己的盟友。 2、长江存储推128层3D NAND  4月13日,长江存储正式发布两款128层3D NAND闪存,分别为128层QLC 3D NAND闪存(型号:X2-6070)和128层512Gb TLC
发表于 2021-01-04
盘点2020年半导体十大热点大事件
S5PV210 nand 4bit ecc笔记与AM335x的ECC
首先假设flash芯片页大小为2K + 64B的格式。S5PV210根据User Manual的4.3.7  4-BIT ECC PROGRAMMING GUIDE (ENCODING)得知4bitecc的编码步骤为:1.  写数据之前,设置Msglength(NCONF【25】)设为512,InitMECC(NFCONT[5])为1,MainECCLock (NFCONT[7]) 清零,解锁ECC;2.  写数据时,每写512B, NFMECC0 and NFMECC1产生ECC code(7字节),当写完一页数据(我的nand页大小为2K)时,将ECC写入OOB(28字节)。解码:读懒得
发表于 2020-12-25
tq210 nand8位HWECC与YAFFS2的OOB布局
最近又重新调试了下8位的HWECC,最后发现S5PV210的8位HWECC的确是可以用的,但是,使用yaffs2文件系统的时候的时候仍然会出问题,这是由于yaffs2文件系统与mtd层的oob布局冲突导致的。当我们使用8位HWECC时,会生成52字节的ECC校验数据并写入oob,而yaffs2自身也有28字节的数据写日oob,也就是说,至少需要28+52=80字节的oob空间,而对于我们的nand flash,页大小为2048字节,oob空间为64字节,明显空间不足,进而导致了我们前面看到的问题,所以,采用8位HWECC时应该选用不使用oob空间的文件系统,如jffs2,但是jffs2文件系统在挂载时比较慢,感觉上不如yaffs2
发表于 2020-12-25
关于S3C2440 u-boot支持nand hw ecc
https://blog.csdn.net/hurry_liu/article/details/8741565 ---这篇文章(文章1)讲的很详细。http://www.xuebuyuan.com/zh-hant/916448.html ----这篇文章(文章2)也讲的差不多。文章1和文章2的描述是一样的,只是代码内容不一样。一开始我是看到了文章1,按照那个代码来修改自己的代码,结果还是不成功,总是在读取的时候出现如下错误。S3C NAND: ECC uncorrectable errordetected. Not correctable.NAND read from offset 0 failed -74后来看了s3c2440
发表于 2020-12-25
关于S3C2440 u-boot支持<font color='red'>nand</font> hw ecc
晶圆代工产能紧缺!NAND Flash控制器将涨价15~20%
根据TrendForce旗下半导体研究处的最新报告,受限于上游台积电与联电等晶圆代工厂产能满载,及下游封测产能紧缺,包含Phison与Silicon Motion等多间NAND Flash控制器厂商无法满足客户的加单需求。这些控制器厂商除暂停对新订单的需求进行报价外,由于目前为2021年第一季价格议定的关键期间,届时控制器价格将面临调涨,预期涨幅在15~20%不等。另从供给面来看,受惠于chromebook与TV等需求强劲,推升eMMC中低容量(含64GB与以下)产品需求,原厂多已停止更新此类产品,仅以2D或3D NAND的64层等较旧制程因应,而旧制程占原厂供给比重持续下降,在获利的考虑之下,原厂直接供给的意愿降低,促使客户需要
发表于 2020-12-23
晶圆代工产能紧缺!<font color='red'>NAND</font> Flash控制器将涨价15~20%
小广播
何立民专栏 单片机及嵌入式宝典

北京航空航天大学教授,20余年来致力于单片机与嵌入式系统推广工作。

换一换 更多 相关热搜器件
电子工程世界版权所有 京ICP证060456号 京ICP备10001474号 电信业务审批[2006]字第258号函 京公网安备 11010802033920号 Copyright © 2005-2021 EEWORLD.com.cn, Inc. All rights reserved