高性能锁相环PE3293及其应用

摘要：在无线通信中，降低频率合成器的相位噪声和抑制其相应的寄生输出，一直是设计者追求的目标。PE3293是Peregrine公司生产的高性能１.８GHz／550MHz双模整数分频集成锁相环电路，它具有超低的寄生输出。文中介绍了PE3293的特点功能和组成原理，给出了PE3293在频率综合器设计中的应用电路。 关键词：频率合成器；相位噪声；寄生输出；PLL；PE3293 １　引言 在无线应用中，相位噪声和寄生输出是频率合成器的关键参数。ＰＨＳ、ＧＳＭ和ＩＳ－５４等相位调制蜂窝系统的ＲＦ系统设计均需要低噪声的频率合成模块， 同时频率切换时间和寄生输出的抑制对系统也很重要。频率合成器作为一种高质量的信号源，与电子系统的性能有很大关系。在通信系统中，使用高稳定的信号源，可以充分利用频率资源。实际上，在电子对抗、导航等电子系统中，高指标的信号源会给系统带来良好的性价比，从而为系统设计师提供可靠的技术保障。 频率合成主要有直接式、锁相式和直接数字式三种方法。其中直接式频率合成法由于输出的谐波、噪声及寄生频率均难以抑制而较少采用；目前广泛采用的直接数字式频率合成方法也面临输出频率上限难以提高和寄生输出难以抑制两个难题。而锁相式频率合成器是七十年代锁相技术发展和应用的结果，随着集成化程度的越来越高，各种控制电路、程序分频器、鉴频／鉴相器等数字电路目前已可集成到一个芯片中。因此，现在，许多微波和毫米波频率合成器的设计往往采用锁相式的频率合成方法来实现。 ２ ＰＥ３２９３的特点功能 ２．１ 主要特点 ＰＥ３２９３是Ｐｅｒｅｇｒｉｎｅ公司生产的一款高性能１．８ＧＨｚ／５５０ＭＨｚ双模整数分频集成锁相环，它内部集成了脉冲整形电路、鉴频／鉴相器电路、预分频、程序分频器、%26;#247;３２／３３和%26;#247;１６／１７两个双模式分频器、控制电路和锁相指示等电路。由于该ＩＣ采用了Ｐｅｒｅｇｒｉｎｅ的ＵＴＳｉ ＣＭＯＳ专利技术，因此，它的寄生输出成分在整个工作频段内都极低。ＰＥ３２９３具有以下特点： ●采用先进的寄生输出抑制技术，具有非常好的相位噪声特性和较高的频率稳定度； ●具有%26;#247;３２／３３和%26;#247;１６／１７两个双模式分频器其中前者的工作频率能达到１．８ＧＨｚ，后者的工作频率能达到５００ＭＨｚ； ●功耗很小，采用双环工作模式时，其典型工作电流为４ｍＡ； ●工作电压为２．７～３．３Ｖ； ●具有２４脚ＢＣＣ和２０脚ＴＳＳＯＰ两种封装形式； ●可用于ＰＣＳ基站、ＣＤＭＡ和手持式无线产品中。 ２．２ 引脚说明 ＰＥ３２９３具有图１和图２所示的两种封装形式其中 ２４脚ＢＣＣ封装只比２０脚ＴＳＳＯＰ封装多４个保留引脚，其余引脚的引脚定义均相同，表１所列是２０脚ＴＳＳＯＰ封装的引脚定义。 表1 PE3293（以20脚TSSOP封装为例）的引脚定义 序 号 名 称 类 型 功 能 描 述 1 N/C 　 不连接 2 VDD 　 电源，2.7～3.3V，需用一个电容就近旁路接地 3 CP1 输出 PLL1内部的脉冲成形输出，用作外部VCO的输入驱动 4 GND 　 地端 5 fin1 输入 从PLL1（RR）VCO来的预分频器输入，最大频率为1.8GHz 6 Dec1 　 PLL1的电源去耦端，有必要用一个电容就近接地 7 VDD1 　 PLL1预分频器的电源，一般经3.3kΩ的电阻连到VDD 8 fr 输入 参考频率输入 9 GND 　 地端 10 f0LD 输出 复用器输出，包括PLL1和PLL2主计数器或参考计数器输出/时钟检测信号，以及移位寄存器移出数据 11 Clock 输入 CMOS时钟输入，在时钟信号的上升沿，各种计数器的串行数据将送入21bit的移位寄存器 12 Data 输入 二进制串行数据输入，为CMOS输入数据，MSB先，2bit的LSB为控制比特 13 LE 输入 负载使能CMOS入，当LE为高时，21bit的串行移位移位寄存器中的数据字将被送入相应的四个锁存器之一中（由控制比特决定） 14 VDD2 输出 PLL1预分频器的电源，使用时经3.3kΩ的电阻连到VDD0 15 Dec2 输出 PLL1的电源去耦端，有必要用一个电容就近接地 16 fin2 输入 从PLL1（IF）VCO来的预分频器输入，最大频率为500MHz 17 GND 　 地端 18 CP2 输出 PLL1内部的脉冲成形输出，用作外部VCO的输入驱动 19 VDD 　 2.7～3.3V电源，需经一个电容就近接地 20 VDD 　 电源，2.7～3.3V，需经一个电容就近接地 ３　ＰＥ３２９３的组成原理 ＰＥ３２９３的功能原理框图如图３所示，它主要由２１－ｂｉｔ串行控制寄存器、一个复用输出器以及锁相环ＰＬＬ１和ＰＬＬ２组成。每个ＰＬＬ都有一组除Ｎ的整数主计数器、一个参考计数器、一个鉴相器以及带内部补偿电路的内部脉冲成形器，而每个除Ｎ的整数主计数器则包括一个内部双模预分频器，可用作计数和小数累加。 串行数据输入端Ｄａｔａ输入的数据可在时钟Ｃｌｏｃｋ 的上升沿逐次移入２１ｂｉｔ的移位寄存器，其中ＭＳＢＭ１６最先输入，当ＬＥ为高时，数据送入最后２位地址位所决定的２１ｂｉｔ的移位寄存器的相应地址中。图４所示是ＰＥ３２９３的寄存器位。如果将ｆＬＤ用作数据输出，那么移位寄存器中的Ｓ２０ 的内容将在Ｃｌｏｃｋ 的下降沿送入ｆＬＤ，这样，ＰＥ３２９３和相应的器件就构成了环状结构。 ＰＬＬ１（ＲＦ）的ＶＣＯ频率ｆｉｎ１的大小与ｆｒ的值有关，它们之间的关系如下： ｆｉｎ１＝[(３２%26;#215;Ｍ１)＋Ａ１＋(Ｆ１／３２)]%26;#215;ｆｒ／Ｒ１ 值得注意的是，为了获得连续的信道，必须满足Ａ１小于等于Ｍ１，而且ｆｉｎ１必须大于等于１０２４倍的（ｆｒ／Ｒ１）。 ＰＬＬ２（ＩＦ）的ＶＣＯ频率ｆｉｎ２的大小与ｆｒ的值有关，它们的关系如下： ｆｉｎ２ ＝[１６Ｍ２＋Ａ２＋(Ｆ２／３２)]%26;#215;(ｆｒ／Ｒ２) 同理，为了获得连续的信道，必须满足Ａ２小于等于Ｍ２，ｆｉｎ２必须大于等于２５６倍的（ｆｒ／Ｒ２）。 Ｆ１可用于决定ＰＬＬ１的分频比，如果Ｆ１为偶整数，那么，ＰＥ３２９３可自动化简分频数。比如，Ｆ１等于１２时分数１２／３２将自动化简为３／８这样，分母就可能为２，４，８，１６和３２。相应地，Ｆ２可用于决定ＰＬＬ２的分频比。 图4 ４　ＰＥ３２９３的典型应用电路 ＰＥ３２９３非常适合基于ＰＣＳ基站的ＣＤＭＡ无线通信系统，它能保持很低的相位噪声和寄生输出成分，而且功耗非常低，使用也很方便，几乎不需要多少外围电路。它的另一个优点是具有一个高阻ＶＣＯ输入引脚，因此这就避免了在ＶＣＯ、ＰＬＬ和ＲＦ电路中使用功分器的麻烦。 在频率综合器的设计中，环路滤波器的优化设计要权衡很多因素，环路带宽一般定为步进频率的１０％。对二阶环来说，ＰＥ３２９３可以提供快速的锁定时间，而且环路带宽的增加还可以减少锁定时间，但过宽又会导致系统稳定性变差。如果对锁定时间的要求不是很高的话，较窄的二阶环可残留较少的ＦＭ而且不需要增加额外的器件；而三阶环在锁定时间和残留ＦＭ中可进行较好的协调。ＰＥ３２９３器件中的ＰＬＬ自带接地电容和成形电路，其中ＰＬＬ１自带５０ｐＦ的接地电容，而ＰＬＬ２自带１００ｐＦ的接地电容。对于窄带环路滤波来说，这些电容是相对透明的。但随着环路带宽的增加，内部电容将起主要作用，它将限制环路带宽。而对大多数应用系统来说，这不是考虑的主要因素。比如，当ＰＬＬ１用作步进频率为８０ｋＨｚ时，环路带宽可以为８ｋＨｚ。这对于二阶环和三阶环的环路滤波器的设计来说，利用Ｐｅｒｅｇｒｉｎｅ公司的软件Ｉｎｔ－Ｎ＿ＰＤ＿ＬＰＦ很容易实现。该软件可以在Ｐｅｒｅｇｒｉｎｅ公司的主页上免费下载。 数据输入端Ｄａｔａ输入的数据在时钟输入Ｃｌｏｃｋ 的上升沿逐次移入２１ｂｉｔ的移位寄存器且ＭＳＢ(Ｍ１６)在先，因此，当ＬＥ为高时，数据送入由图４所示的最后２位地址位所决定的２１ｂｉｔ移位寄存器的相应地址中。比如，当程序对计数器Ａ１进行控制 时，送入寄存器的最后两比特(Ｓ０, Ｓ１)应为(１,１)，计数器Ａ１中的５比特位可以按表２设置。因此，在正常情况下，即使不用ＰＬＬ２ＩＦ Ｓ１６也应设为０。应注意的是，ＰＥ３２９３的工作模式、鉴相器极性和功率控制均可以由Ｃ１０～Ｃ１４和Ｃ２０～Ｃ２４来控制。 表2 PE3293的计数器设计表 分频比 MSB 　 　 　 LSB 地址位 　 S11 S10 S9 S8 S7 S1 S0 　 A14 A13 A12 A11 A10 1 1 0 0 0 0 0 0 1 1 1 0 0 0 0 1 1 1 2 0 0 0 1 0 1 1 - - - - - - 1 1 31 1 1 1 1 1 1 1 在该频率合成器的程序控制中，如果控制引脚处于低阻状态，将有可能产生频率波动现象，这种情况可以通过５１Ω的串联电阻来解决。在图５中，第１、７、１３、１９和２３为保留引脚，可以将其连接到地或电源。为了获得最好的效果，Ｃｉｎ１（第５脚）应尽可能地靠近这些引脚，并对ＶＣＯ部分接地引线采用ＲＦ布局布线技术，以免引入干扰。 ５　结语 本文介绍了ＰＥ３２９３的基本原理和应用方法，利用该专用集成芯片设计的频率合成器具有较好的相位噪声特性、锁定时间和抑制寄生输出。在偏置为１ｋＨｚ时，该器件的相位噪声小于６０ｄＢｃ／Ｈｚ，寄生输出小于－７０ｄＢｃ；步进为１００ｋＨｚ时，锁定时间小于２．３ｍｓ。