揭秘！RF采样ADC给系统设计带来哪些好处？

早先的ADC设计使用的数字电路非常少，主要用于纠错和数字驱动器。新一代GSPS(每秒千兆样本)转换器(也称为RF采样ADC)利用尖端65 nm CMOS技术实现，可以集成许多数字处理功能来增强ADC的性能。这样，数据转换器便从20世纪90年代中期和21世纪早期的大A (模拟)小D (数字)式ADC变身为现在的小A大D式ADC。

这并不意味着模拟电路及其性能已衰退，而是说数字电路的数量已大幅增加，与模拟性能互为补充。这些增加的特性使得ADC能够在ADC芯片中快速执行大量数字处理，分担FPGA的一些数字处理负荷。这就为系统设计人员开启了许多其它可能性。现在，采用这些先进的新型GSPS ADC，系统设计人员针对各种各样的平台只需设计一种硬件，然后高效率地利用软件重新配置该硬件，便可适应新的应用。

不断缩小的CMOS工艺尺寸和先进的设计架构相结合，意味着ADC终于也能利用数字处理技术来改善性能。该突破是在20世纪90年代早期实现的，自此之后，ADC设计人员再也没有回头。随着硅工艺的改进(从0.5 μm、0.35 μm、0.18 μm到65 nm)，转换速度也得到提高。但是，几何尺寸缩小使得晶体管变小，虽然速度更快(因而带宽更高)，但就模拟设计性能而言，某些特性变得略差，例如Gm (跨导)。以前，这要通过增加更多校正逻辑来补偿。然而，那时的硅仍很昂贵，导致ADC内部的数字电路数量相对较少。图1所示为一个实例的功能框图。

图1.集成极少数字纠错逻辑的早期单芯片ADC

随着硅技术发展到深亚微米尺寸(如65 nm)，数据转换器除了内核能够跑得更快(1 GSPS或更高)以外，规模经济性还使其可以增加大量数字处理。这是再次审视后发现的一个突破性进展。通常，根据系统性能和成本要求，数字信号处理是由ASIC或FPGA处理。ASIC是专用电路，开发需要耗费大量资金。因此，设计人员通常会让ASIC设计长期运行，以扩大ASIC开发的投资回报。FPGA比ASIC便宜，不需要巨额开发预算。然而，由于FPGA追求支持所有应用，所以其信号处理能力会受到速度和功效的限制。这是可以理解的，因为它具备ASIC所不具备的灵活性和重新配置能力。图2所示为一个具有可配置数字处理模块的RF采样ADC (也称为GSPS ADC)的功能框图。

图2. 集成数字处理模块的GSPS ADC

新一代GSPS ADC将彻底改变无线电设计，因为其为设计提供了极大的灵活性，下面将讨论其中几点。

一个非常常见的ADC使用案例是通信接收机系统设计。图3所示为较早一代无线电接收机的功能框图。

图3. 用于蜂窝无线电的宽带数字接收机

GSM无线电接收机的一般规格要求ADC的噪声频谱密度(NSD)至少为153 dBFS/Hz或更佳。众所周知，NSD与ADC的SNR存在如下关系：

 NSD = SNR + 10 log10 (fs ÷ 2) 

其中：SNR的单位为dBFS

fs = ADC采样速率

在宽带无线电应用中，对高达50 MHz的频段同时进行采样和转换并不是罕见的事。为了正确地对50 MHz频段进行数字化，ADC将需要至少5倍的采样带宽，即至少约250 MHz。将这些数值代入上式，ADC达到–153 dBFS/Hz NSD要求所需的SNR约为72 dBFS。

图4显示了利用250 MSPS ADC对50 MHz频段有效采样所采用的频率规划。该图还显示了二次和三次谐波频段的位置。

图4. 采用250 MSPS ADC的50 MHz宽带无线电的频率规划

ADC采样的频率都会落在ADC的第一奈奎斯特(DC – 125 MHz)频段。这种现象称为混叠，因此这些频率包括目标频段、折回或混叠到第一奈奎斯特频段的二次和三次谐波，如图5所示，说明如下：

图5. 显示在第一奈奎斯特区中的可用频段，含二次和三次谐波

除NSD规格外，GSM、LTE和LTE-A等蜂窝通信标准还对SFDR (无杂散动态范围)有其它严格要求。这给前端设计带来了很大压力；对目标频段中的信号进行采样时，前端能够衰减干扰信号。

注意，常规无线电前端设计的SFDR规格，即抗混叠滤波器要求很难达到。满足SFDR要求的最佳抗混叠滤波器(AAF)解决方案是采用带通滤波器。通常，此类带通滤波器为五阶或更高阶。一款可以满足此类应用的SNR (或NSD)和SFDR要求的合适ADC是16位250 MSPS模数转换器AD9467，采用AD9467的蜂窝无线电应用前端设计将类似图6所示。

图6. 包括放大器、抗混叠滤波器和250 MSPS ADC的前端设计

满足SFDR要求的AAF的频率响应如图7所示。此系统的实现不是不可能，但存在很多设计难题。带通滤波器涉及到大量器件，是最难实现的滤波器之一。器件选择非常重要，任何不匹配都会导致ADC输出中出现不需要的杂散(SFDR)。除了非常复杂以外，任何阻抗不匹配都会影响滤波器的增益平坦度。为了优化该滤波器设计以满足带通平坦度和阻带抑制要求，需要做相当多的设计工作。

图7. 图6所示前端的带通响应

虽然这种无线电设计的前端实现很复杂，但它确实有效，如图8中的SNR/SFDR性能与频率的关系曲线所示。

图8. 图6所示16位250 MSPS ADC设计的SNR/SFDR与频率的关系

205 MHz时的FFT如图9所示。然而，系统实现因为下列原因而变得复杂： 

1. 滤波器设计。 

2. FPGA必须提供专用I/O端口来捕捉LVDS数据(16对)，这会使PCB设计复杂化。 

3. FPGA还需要留出一些处理能力来进行数字信号处理。

图9. 图6所示16位250 MSPS ADC设计在205 MHz时的FFT

RF采样ADC方法采用过采样技术，然后抽取数据以改善动态范围。深亚微米CMOS技术提供的速度优势与高数字集成度能力相结合，开创了RF采样ADC的新纪元，它现在能执行大量重要处理，而不只是简单的模数转换。这些ADC拥有更多的数字电路，支持高速信号处理。

对系统设计人员来说，这意味着实现起来很简单，并可获得其它灵活性，而这在以前一直属于ASIC/FPGA领域。上面的无线电设计示例也可以利用RF采样ADC实现。AD9680 (14位、1GSPS JESD204B、双通道ADC)是一款新型RF采样ADC，而且还有其它数字处理能力。此ADC在全速率(1 GSPS)时的NSD约为67dBFS。现在还不用担心SNR，因为稍后就会知道。目标频段与之前相同，但关于RF采样ADC奈奎斯特区的频率规划要简单得多，如图10所示。这是因为该ADC的采样频率(1 GHz)是上述例子(250 MHz)的4倍。

图10. 采用1 GSPS ADC的50 MHz宽带无线电的频率规划

从频率规划可知，它实现起来要比图4所示简单得多。AAF要求也有所降低，如图11所示。这种方法的思想是使用简单的模拟前端设计，而把数字处理模块留在RF采样ADC内以执行繁重的信号处理。

图11. 1 GSPS ADC的AAF移植

过采样的好处是将该频率规划扩展到整个奈奎斯特区，即比250 MSPS奈奎斯特区大4倍的区域。这样就大大降低了滤波要求，一个简单的三阶低通滤波器就足够，而无需250 MSPS ADC方案所用的带通滤波器。采用RF采样ADC的简化AAF实现方案如图12所示。

图12. 包括放大器、抗混叠滤波器和1 GSPS ADC的前端设计

图13所示为低通滤波器响应性能。同时显示了带通滤波器以作比较。低通滤波器的带通平坦度更佳，而且就器件不匹配而言更容易管理。其阻抗匹配也更容易实现。此外，由于器件数量更少，系统成本也更低。简化的前端设计可缩短设计时间。

由于现代RF采样ADC集成了非常多的数字处理功能，因此数字处理可以在ADC内部高速进行。如上文所述，这样可以实现高功效和高I/O效率的设计。现在，系统设计人员可以利用其FPGA的未使用JESD204B收发器来服务来自其它RF采样ADC的数据，这些ADC已对数据进行处理(模数转换、滤波和抽取)。这样就可以高效使用FPGA资源，同时提高无线电设计的通道数。

图13. 250 MSPS ADC和1 GSPS ADC的AAF比较

利用DDC，ADC可以用作数字混频器来调谐至设计需要的任何中频。本例同样使用上述频率规划。采用¼抽取选项和实数混频来演示ADC性能，如图14所示。

图14. RF采样速率为1 GSPS，DDC设置为1/4抽取

在正常或全带宽模式下，AD9680的SNR约为66 dBFS至67 dBFS。当DDC处于工作状态且抽取比为¼时，还可以获得6 dB的额外处理增益[3]。这样可以确保动态范围性能保持不变。由于RF采样ADC以4倍原始采样速率采样，因此谐波会扩展(如图10所示)。RF采样ADC中的DDC确保抽取滤波器以数字方式衰减干扰信号。然而，属于目标频段内的谐波(更高阶或其它)仍会显示，因为DDC允许其通过。引起它的原因可以是放大器伪像或低通滤波器没有足够的衰减能力。低通滤波器可以根据系统要求重新设计，以满足其它杂散性能要求。

图15显示了1GSPS ADC的SNR/SFDR与输入频率的关系。数据清楚地表明，DDC的使用使得SNR提高6 dB (原因是处理增益)，SFDR也得到改善。在全带宽模式下运行时，SFDR通常受二次或三次谐波限制，而在DDC模式(¼抽取)下，限制因素为最差其它谐波。

图15. 图12所示14位1 GSPS ADC设计的SNR/SFDR与频率的关系

抽取输出的FFT如图16所示。使用DDC时，必须采取措施确保目标频段得到正确处理。本例中，NCO调谐至200 MHz，使得目标频段落在抽取奈奎斯特区的中央。DDC可以方便地消除频谱中不需要的频率。因此，FPGA的处理开销更低。

图16. 1/4抽取时1 GSPS ADC的205 MHz FFT；NCO调谐至200 MHz

作为对比，图17显示了AD9680在正常(全带宽)工作模式下的FFT。

图17. 全带宽模式下1 GSPS ADC的205 MHz FFT

通过这些图形可知，DDC除了能改善带内噪声性能之外，还能提供无干扰谐波的清洁频谱。由于DDC对数据进行滤波和抽取 (至250 MSPS)，因此还会降低输出通道速率，这使得JESD204B串行接口具有更灵活的选项。系统设计人员可以选择高通道速率(较昂贵)、低I/O数FPGA或低通道速率(较便宜)、高I/O数FPGA。

RF采样ADC为系统设计提供了独特的优势，而在几年前，这是无法实现的。业界期望加速基础设施的设计和实现，以便应对更高的带宽需求。设计时间和预算不断缩减，对可扩展、可重新配置、更多由软件驱动的架构的需求催生出新的设计范式。更高带宽的需求伴随着更高容量的需求。这就给FPGA I/O带来了更大的压力，而RF采样ADC可以利用内部DDC予以化解。