时序收敛一直是设计流程中备受关注的一个阶段。时序收敛流程能多快完成可能决定着芯片是否能把握住关键的上市时机。为取得高良率的可正常工作的芯片,设计师必须对各种可能的时序情景加以分析,而在领先的工艺上时序情景的数量呈指数级增长,成为设计师们所面临着的重大时序收敛挑战之一。