基于FPGA的八位RISC CPU的设计

读指令时序，每个指令的前3个时钟周期用于读指令，4~6周期读信号rd有效，第7 个周期读信号无效，第8个周期地址总线输出PC地址，为下一个指令作准备。

写指令时序，每个指令的第3.5个时钟周期建立写地址，第四个周期输出数据，第5个时钟周期输出写信号，第6个时钟结束，第7.5个时钟周期输出为PC地址，为下个指令做准备。

如图2 所示，这是ModelSim SE6.0进行波形仿真的结果。

4 微处理器指令

数据处理指令：数据处理指令完成寄存器中数据的算术和逻辑操作，其他指令只是传送数据和控制程序执行的顺序．因此，数据处理指令是唯一可以修改数据值的指令，数据处理指令一般需两个源操作数，产生单个结果．所有的操作数都是8位宽，或者来自寄存器，或者来自指令中定义的立即数．每一个源操作数寄存器和结果寄存器都在指令中独立的指定。

　　图2 读写指令时序

数据传送和控制转移类指令：共有17条，不包括按布尔变量控制程序转移的指令。其中有全存储空间的长调用、长转移和按2KB分块的程序空间内的绝对调用和绝对转移；全空间的长度相对转移及一页范围内的短相对转移；还有条件转移指令。这类指令用到的助记符有ACALL, AJMP, LCALL, LJMP, SJMP, M, JZ, JNZ, ONE,DJNZ。控制转移类指令主要用来修改1x指针从而达到对程序流的控制，所用到的寄存器主要有sp, pc, ir等寄存器。

指令由操作码和操作数组成，取指令电路的目的就是把指令码和操作数分开。组成电路由如图3所示。取指令电路由程序指针，程序指针解析模块、ROM, IR(指令寄存器)，控制器状态寄存器组成。取指令指令的过程如下:PC指针的值经过pc_mux模块赋值，把ROM中的指令取出来，送到指令寄存器的数据输入口。指令寄存器受状态寄存器的控制，当取指令信号有效时，ROM中的指令码被保存在指令寄存器中，然后经控制器译码，产生控制信号，对PC指针的增量加以控制取出下一条指令。

　　　　　　　　　　　　　　　图3 取指令电路
5 汇编

汇编程序是为了调试软核而开发的，手工编写机器码很容易出错并且工作量很大。在调试过程中修改指令集时，汇编程序也要作相应的修改。所以要求编译器的结构简单性能可靠，在程序中必要的地方可以用堆叠代码方法实现，不必考虑编程技巧和汇编器效率问题。汇编程序用于测试RISC CPU的基本指令集，如果CPU的各条指令执行正确，停止在HLT指令处。如果程序在其它地址暂停运行，则有一个指令出错。程序中，@符号后的十六进制表示存储器的地址，每行的//后表示注释。下面是一小段程序代码，编译好的汇编机器代码装入虚拟ROM，要参加运算的数据装入虚拟RAM就可以开始进行仿真。

　　机器码　　　     地址　　　　　　　　汇编助记符　　　　　注释

　　@00 //地址声明

　　101_11000     //00          BEGIN: LDA DATA_2

　　0000_0001

　　011_11000    //02           AND DATA_3

　　0000_0010

　　100_11000   //04            XOR DATA_2

　　0000_0001　001_00000          //06                            SKZ

　　0000_0000

　　000_00000    //08                 HLT                        //AND does't work

6 调试

最基本的调试手段 是基于FPGA 厂商提供的开发和仿真环境，用硬件描述语言编写TESTBENCH，构成一个最小运行环境。TESTBENCH产生对目标软核的激励，同时记录软核的输出，和预期值进行比对，可以确定核的设计错误。这种方法的好处是实现容易，结果准确，但硬件描述语言编码量较大。为了仿真结果的准确性，无论功能仿真还是时序仿真，仿真的步长都不能太小，结果导致整个系统仿真时间太长。本设计中先对RISC CPU的各个子模块进行了分别综合，检查正确性，如果发现错误可以在较小的范围内来检查并验证。子模块综合完毕后，把要综合的RISC CPU的模块与外围器件以及测试模块分离出来组成一个大模块，综合后的的RISC CPU模块如图4所示，这是Xilinx ISE7.1 所综合生成的技术原理图。

综合的结果只是通用的门级网表，只是一些与、或、非门的逻辑关系，和芯片实际的配置情况还有差距。此时应该使用FPGA/CPLD厂商提供的实现与布局布线工具，根据所选芯片的型号，进行芯片内部功能单元的实际连接与映射。这种实现与布局布线工具一般要选用所选器件的生产商开发的工具，因为只有生产者最了解器件内部的结构，如在ISE的集成环境中完成实现与布局布线的工具是Flow Engine。

　　　　　　　　　　图4 CPU技术原理图

STA（Static Timing Analysis）静态时序分析，完成FPGA设计时必须的一个步骤。在FPGA加约束、综合、布局布线后，在ISE中可以运行Timing Analyzer生成详细的时序报告，本设计中Minimum period: 12.032ns (Maximum Frequency: 83.112MHz)，Minimum input arrival time before clock: 6.479ns，Maximum output required time after clock: 9.767ns。然后，设计人员检查时序报告，根据工具的提示找出不满足Setup/Hold time的路径，以及不符合约束的路径，进行修改保证数据能被正确的采样。在后仿真中将布局布线的时延反标到设计中去，使仿真既包含门延时，又包含线延时信息。这种后仿真是最准确的仿真，能真实地反映芯片的实际工作情况。

7 结 论

复杂的RISC CPU设计是一个从抽象到具体的过程，本文根据FPGA的结构特点，围绕在FPGA上设计实现八位微处理器软核设计方法进行探讨，研究了片上系统的设计方法和设计复用技术，并给出了指令集和其调试方法，提出了一种基于FPGA的微处理器的IP的设计方法。本文作者创新点是：根据Spartan II 的内部结构，在编码阶段实现了地址和数据的优化，实现阶段对内部布局布线进行重新配置，设计实现的微处理器仅占用78个slices，1个Block RAM，在10万门的芯片实现，占用6%的资源。

参考文献：

[1] 夏宇闻.Verilog数字系统设计教程[M].北京: 北京航空航天大学出版社，2003.
[2] 袁俊泉 孙敏琪 曹瑞 Verilog数字系统设计教程[M].西安: 西安电子科技大学出版社，2002.
[3] J.Bhasjer 著 孙海平 等译 Verilog HDL综合实用教程[M].北京: 清华大学出版社，2004.
[4] 杨厚俊 张公敬 张昆藏 编著 计算机系统结构---奔腾PC[M].北京: 科学出版社，2004.
[5] 冯海涛 王永纲 石江涛 颜天信 王砚方. 基于FPGA的32位整数微处理器的设计与实现[J]. 小型微型计算机系统, 2005, 26（6）: 1113-1117.
[6] 王喆.八位CPU IP核的研究与设计[D].大连：大连理工大学，2005
[7] http://www.xilinx-china.com/
[8] 袁本荣 刘万春 贾云得 朱玉文 用Verilog HDL进行FPGA设计的一些基本方法[J].微计算机信息，2004,20(6):93-95