低通滤波器之VLS架构的设计与实现

輸入腳位名稱

功能說明

大小(bits)

CLK

時脈週期。

1

RSTn

重設，0代表重設;1代表不動作。

1

DIN

接收輸入資料。

24

DINEn

控制輸入資料的致能；0 代表致能。

1

HS

當資料為圖片每行的開頭之前或結尾之後則1;否則0。

1

VS

當資料為圖片的開頭之前或結尾之後則1；否則0。

1

輸出腳位名稱

功能說明

大小(bits)

DOUT

傳送輸出資料。

24

DOUTEn

控制輸出資料的致能；0 代表致能。

1

輸入腳位名稱

功能說明

大小(bits)

CLK

時脈週期。

1

RSTn

重設，0代表重設;1代表不動作。

1

HS

當資料為圖片每行的開頭之前或結尾之後則1;否則0。

1

VS

當資料為圖片的開頭之前(或結尾之後)則1；否則0。

1

DINEn

控制輸入資料的致能；0 代表致能。

1

DIN_1

從SRAM讀進的偶數列資料。

16

DIN_2

從SRAM讀進的奇數列資料。

16

DIN_3

從掃描列讀進的資料。

16

輸出腳位名稱

功能說明

大小(bits)

DOUTEn

控制輸出資料的致能；0 代表致能。

1

DOUT_1

僅含有Y且送到Processer的資料。

8

DOUT_2

僅含有Y且送到Processer的資料。

8

DOUT_3

僅含有Y且送到Processer的資料。

8

DOUT_4

僅含有U的資料。

8

DOUT_5

僅含有V的資料。

8

C_EVEN

0代表掃瞄列為偶數列；1則為奇數列。

13.1.2記憶體

我們把偶數列跟奇數列的資料分別儲存於不同的記憶體中。先使用Memory Generate 呼叫出 single port的SRAM，然後與控制讀寫電路組合成如圖3.5所示之記憶體，偶數列與奇數列的記憶體架構一樣，只有控制讀寫電路略有不同。

表3.3

本章開頭提到為了節省記憶體空間，因此在存入資料時，並非將原始的資料直接存入，而是只取YU或者是YV，加上一次儲存兩行的資料，所以輸入及輸出資料為32位元。

3.1.3 計算處理器

計算處理器的主要功能是要處理對Y做加權函數的計算。DIN_1與DIN_3的加權值為1，而DIN_2的加權值為2。

整理出計算處理器規格如表3.4。

表3.4

第四章 硬體的設計

本章開始設計濾波器內部的各個部份，說明如下。

4.1 邊界處理器

在設計邊界處理器之前，我們必須先考慮週期性對稱延伸的幾種情況。包括有上下週期性對稱延伸、左右週期性對稱延伸，最後一種則是兩個情況同時發生的時候。

先考慮上下週期性對稱延伸，發生在指定像素為第一列或是最後一列之任意像素。左右週期性對稱延伸，則是發生在指定像素為第一行或是最後一行之任意像素。而兩種情況會同時發生在指定像素為圖片的四個端點時。

4.1.1 上下週期性對稱延伸

要解決上下週期性對稱延伸之問題，只要在指定像素為第一列及最後一列時，將DIN_1複製到DIN_3或是將DIN_3複製到DIN_1。在上邊界時，必須要等到掃描到第二列才能複製;下邊界時，則直接複製從記憶體讀出的資料。

4.1.2 左右週期性對稱延伸

與上下週期性對稱延伸之問題類似，因此解決方法也類似，只要將所讀入的資料貼到左側或右側即可。在左邊界時，必須要等到掃描到第二行像素時才能複製它當成延伸;在右邊界時，想要取得已經掃瞄過的像素當成延伸則需要利用到暫存器。

我們可以發現，必須要等到掃描第二列第二行時，邊界處理器才會有第一次的輸出(DIN_1、DIN_2與DIN_3是同時輸出的)。因此，可設計出如圖4.3之架構。

4.1.3 兩種情況同時發生

當兩種情況同時發生時，延伸之方法如圖2.6所表示。

4.2 記憶體

從圖3.6的儲存方式來看，雖然掃描時一次是一個像素值，不過利用暫存器並且合成，儲存時便可一次存兩個像素值，並且可以在輸入前取DEven為YU;Dodd為YV。而輸出時也可利用暫存器並且做分解，如圖4.4所示。

在控制讀寫方面，需要注意的是當掃描到偶數列時，儲存奇數列之記憶體的讀寫腳位會一直維持在讀的狀態;而掃瞄到奇數列時，儲存偶數列之記憶體的讀寫腳位也會一直維持在讀的狀態。

4.3 計算處理器

依照圖2.4做拆解運算，如圖4.5(a)(b)(c)，可以看出只需要兩個1x3的濾波器和一些暫存器就可以完成圖2.4的拆解動作。

因此計算處理器的設計上最為簡單，其中大部分是由組合電路所組成。如圖4.6所示。

其中的暫存器R1與R2是為了將ALU_1所計算出的結果暫存起來，如圖4.7。ALU_1及ALU_2的作用是為了做加權函數的計算，輸出為 DIN_1 + 2*DIN_2 + DIN_3 ，但須注意的是ALU_1輸出及ALU_2輸入位元大小的設定，以免發生溢位。最後再將ALU_2的輸出向右位移4位元(函數計算中的除以16)，DOUT即為做完加權計算的Y值。

第五章 設計與驗證之流程

在本章節中，我們將簡單的介紹LPF設計流程，接著，會利用一組的測試資料，來驗證模擬結果是否正確。

5.1 設計流程

如圖5.1所示，一開始先考慮架構之功能，接著使用硬體描述語言Verilog HDL 實現功能之設計，經過編譯器確定語法無誤後，再模擬結果。若有問題，則回頭尋找錯誤;若沒有問題，則完成全部設計之流程。5.2 模擬及驗證

完成RTL之後，接著要模擬及驗證結果是否正確。首先要先將.ppm檔轉換成.dat檔，因為這是Verilog HDL中testbench所能夠讀取的檔案。我們除了用Verilog HDL來模擬421低通濾波器之外，也使用C語言模擬421低通濾波器，並將兩者輸出之結果儲存成.dat檔來比較。若結果無誤，則轉換回.ppm檔。

5.3 波型圖

當模擬完成之後，使用Verdi觀察波型圖。

5.3.1 低通濾波器

圖5.3(a)(b)說明了當讀取資料為圖片的開頭之前或結尾之後時，VS會為1;否則為0。當讀取資料為圖片每行的開頭之前或結尾之後時，HS會為1;否則為0。

5.3.2 邊界處理器

在之前提到邊界處理器需要利用到暫存器並位移。如圖5.4所表示，R1、R4、R7、R10分別為DIN_1延遲一個、兩個、三個及四個時脈週期;R2、R5、R8、R11分別為DIN_2延遲一個、兩個、三個及四個時脈週期;而R3、R6、R9、R12分別為DIN_3延遲一個、兩個、三個及四個時脈週期。

圖5.4 邊界處理器

5.3.3 記憶體

記憶體在控制讀寫方面，需要注意的是當掃描到偶數列時，儲存奇數列之記憶體的讀寫腳位會一直維持在讀的狀態;而掃瞄到奇數列時，儲存偶數列之記憶體的讀寫腳位也會一直維持在讀的狀態。圖5.5(a)是掃描到奇數列時，而圖5.5(b)則是為掃描到偶數列時。可注意到WEn的差異性。

圖5.5(a) 儲存偶數列之記憶體

圖5.5(b) 儲存偶數列之記憶體

5.3.4 計算處理器

可以看出利用暫存器的位移便只需要兩個1x3的濾波器即可達到原本要求之函數加權計算。

圖5.6 計算處理器