高速差动基架的13项设计秘诀

LVDS低电压差动信号技术是应用于数据通讯、电信、ISP及储存产品上多点通讯的革命性高效能基架。在许多案例中，它扩充了四倍的频宽，并且消耗低功率，简化终端的复杂度。本文提供了总线LVDS基架设计上的秘诀及实务设计指南，并辅以设计计算、仿真及实际硬件量测来强化上述的概念。

总线 LVDS 简介

总线低电压差动讯号传输 (BLVDS) 芯片是美国国家半导体在低电压差动讯号传输 (LVDS) 技术的基础上进一步开发出来的全新系列总线接口电路。这系列接口芯片最适用于多点传输电缆及基架应用方案。BLVDS 技术与标准的 LVDS 技术不同，前者可提供更高的驱动电流，因此可支持多点传输应用方案所必需的两个终端装置，而且其频率争夺保护功能及平衡输出阻抗的效能也获得加强。目前市场上已有收发器、转发器、串联器、解串器及时脉缓冲器等的供应。

BLVDS 芯片的低电压差动讯号只有约 300 mV 的电压振幅，而且转变时间较快，令驱动器可以支持低速的应用方案 (低至只有几兆赫或甚至直流电) 以至 400 Mbp-s 以上的高速应用方案。此外，其低电压振幅可将功率消耗及噪声减至最低，而差动数据传输设计则可支持 +/- 1 伏 (V) 的共模电压范围，容许芯片插入正在带电作业的总线。

一向以来，业界只致力提高标准逻辑单端驱动器 (244 类型) 的驱动电流，以解决总线驱动的问题。虽然这个方法可提供标准的逻辑振幅及更高的驱动电流，但只能将速度提高至 10 至 20 MHz 之间，而且无法超越这个速度上限。由于单单提高驱动电流并不足以将速度进一步提高，因此便需要其它方面的改善加以配合。一直以来，每当我们提高驱动电流，讯号振幅便会缩小，于是便有基架收发器逻辑 (BTL) 电路的出现，这种逻辑电路可以支持 80 mA 的接收点 (sink) 及 1 伏的讯号振幅。这个设计可以轻易驱动负载较大的基架，令传输速度可高达 50 至 66 MHz。但 BTL 像一般的TTL 一样，仍采用单端的设计，而且只有约 400 mV 的噪声容限。低振幅的单端设计无法突破 100 MHz 的速度限制，因为噪声容限已处于可以接受的最低水平。

由于 BLVDS 可将讯号振幅减至比 TTL 更低的水平，同时也可将驱动电流减低至 10 mA，因此可以无需大量电流。BLVDS 采用类似 LVDS 但可支持多点传输应用方案的差动数据传输设计，因此其噪声容限比其它低振幅单端技术高一倍，不但确保 300 mV 的讯号振幅能在数百 Mbps 的速率下进行作业，而且又可提供双倍的噪声容限以及减低噪声。由于 BLVDS 的接收器拥有共模排斥功能，因此也容许芯片插入正在带电作业的总线。

图 1：BLVDS 讯号
总线配置

BLVDS 芯片适用于点对点应用方案、多站式 (multi-drop) 数据分布应用方案或旧式的多点传输共享总线应用方案，可支持数据总线、讯号控制或时钟分布。图 2 显示点对点、多站式以及多点传输总线的配置。多站式传送是多点传送的其中一个特别情况。多站式传送应用方案采用一个供电来源驱动多个接收器。若驱动器设于总线的起点，便只需在另一端装设终端装置。由于多点传输的设计可以容许供电来源设于总线上的任何位置，因此总线的两端均需要装设终端装置。每当同一讯息需要传送到多个地方，多站式及多点传输的配置便派上用场。若以互连密度作标准衡量，这种总线配置也可说极有效率。我们若设计通讯速度在 500 Mbps 以上的应用方案，便应考虑采用点对点链接，因为其中的线路互连可确保讯号质素。

图 2：一般的总线配置：(A) 点对点，(B) 多站式，(C) 多点传输

差动基架设计的 13 项秘诀

以下介绍采用 LVDS 技术的差动基架，并分别就 13 个不同的基架设计问题讨论各种有关的建议、别出心裁的解决办法、设计原则或有关技术的最新发展趋势，以确保这种 LVDS 差动基架可以发挥最高的效能。设计秘诀均以斜体排印。

秘诀 1：边缘速率

我们曾利用多点传输基架模型进行 TDR 仿真测试，并分析多点基架的边缘速率。整个分析均采用 NESA 专有的 “被动式讯号完整性” (Passive Signal Integrity) 差动 TDR/TDT 模拟工具。

我们首先将差动式 TDR 激发讯号输入设有 11 个插槽的基架仿真模型的第 8 插槽内，然后分别以 0.3、0.5 及 1.0 毫微秒 (ns) 的 TDR 上升时间进行模拟，以取得不同的 TDR 模拟结果。模拟时也分别采用 0.5 吋、1.0 吋及 1.5 吋等不同的线头长度，以便可以提供多个不同的重要参数以供参考。以下图 3 显示有关负载及边缘速率的表现。留意图中的曲线在接近 28 ? 的水平稳定下来，其效果相等于将两个 56 ? 终端电阻以平行方式连接一起。边缘速率越快，曲线的振幅便越大。虽然高速传输需要较快边缘速率的支持，但这样会令线路出现严重的传输问题，不过有关问题可以稍后解决。

图 3：分别以 0.3、0.5 和 1 ns TDR 上升时间配对 0.5 吋线头进行的差动 TDR 模拟

TDR 模拟的结果显示多点传输基架的不连续性结构。差动阻抗的起点是 100 ?。这是启动点上的 0.5 吋线头的差动阻抗。第一个低点的出现是由电路分裂及连接器负载所造成。反弹高点出现在基架的第一条蚀刻线路，长度约相等于插槽间距。由于线头及连接器以这一点为连接基架蚀刻线路的接点，因此最接近的一对插槽便造成第二个低点。由于反射性不连续性、铜导线及电介质损耗等问题，TDR 激发讯号沿着基架向前传送时速度会减慢。测试显示出来的阻抗计有基架蚀刻线路、连接器、线头及芯片等的净负载阻抗。最后的平均数值约为 28 ?，这是将以上有负载基架的一半数值以平行方式加在一起而得出来的。

计算传输线路数字时，转变时间 (上升或下降) 是最重要参数，这点我们必须明白。300 ps 以上的边缘速率已不适用于多站式或多点传输应用方案。

秘诀 2：线头长度

我们也曾利用 NESA 的 TDR 及 TDT “被动式讯号完整性” 仿真方法分析线头长度的影响。图 4 及 5 显示分别采用 0.5 吋、1 吋及 1.5 吋等线头进行的差动 TDR 及 TDT 模拟测试。TDR 激发讯号的上升时间是固定的，而且只有 0.3 ns。

一如以上所述，TDR 的模拟结果显示阻抗的变化，而 TDT 的模拟结果则显示过大的波动。线头越长，阻抗不连续性便越大。阻抗不连续性越大，振幅也越大。

图 4：分别采用 0.5 吋、1 吋及 1.5 吋等线头长度配对 300 ps 上升时间而进行的差动 TDR 模拟测试

TDR/TDT 模拟测试均显示子卡的线头长度应越短越好，建议长度不应超过 1.5 吋。线头越短，效能便越高，这个定律适用于所有基架。

缩短线头长度，以便减少传输线路问题的出现。

秘诀 3：接口组件的摆放位置

根据上述的 TDR 仿真测试及 TDR/TDT 仿真测试所显示，线头太长会产生线路传输的问题，为了减少传输问题的出现，接口芯片的位置摆放应该是首要考虑的问题，以确保线头能缩至最短。这个建议实行起来非常简单，若切实执行，将有助减少许多传输线路问题的出现。

将收发器 (多点传输) 及接收器 (多站式传输) 尽量放置在靠近连接器的位置，并使用印刷电路板的底面两面，以便将线头缩至最短。

秘诀 4：差动阻抗

我们采用 NESA 的 Method-of-Moments 二维现场解方程式例程 (field solver) 以确定差动阻抗的三维参数。理想的结构正是宽边耦合 (broadside-coupled) 差动传输导线所采用的结构，请参看图 6。

BLVDS 的规定是针对每一对 100? 差动阻抗而设计。若采用以下所建议的体积参数，便可实现这个阻抗。按照 Method-of-Moments 的方法计算，若采用宽 7 mils、厚 1 oz、而电介质厚度 H1、H2 及 H3 分别为 12 mils 并采用 FR4 物料的铜线电路，差动阻抗便可达到 100?。只要将每一对电路的分隔空间保持在 20 mils 以上，便可在每一对电路之间提供极低的差动及共模耦合。这种电路结构的优点是确保电路可以在连接器的范围内保持紧密耦合。

采用紧密耦合的电路可确保外来的噪声以共模形式出现，以便接收器可以将之排斥。此外，紧密耦合电路也可减低幅射数量。

基架的实际阻抗随着基架的负载大小而改变。为了确定实际的阻抗，我们采用 NESA 专有的 “被动式讯号原整性” 差动 TDR 模拟测试分析设有 20 条插槽的基架。我们首先将差动 TDR 激发讯号输入基架的一端，其 TDR 上升时间设定为 300ps，而 TDR 差动内在阻抗则设定为 100?。

我们根据以下四个不同负载情况，进行了不同的 TDR 模拟分析，以确定基架的实际阻抗：
1) 100? 原始差动阻抗的印刷电路板基架蚀刻电路；
2) 基架的一面装满了 2mm 连接器；
3) 所有 20 个插槽均插满了逻辑电路卡，线头均为 1 吋 (并无芯片)；
4) 每一张插卡的每一线头末端均加设了 DS92LV090A 收发器。

 7 显示负载一如所料可减少基架阻抗。若基架已加载半数 2mm 的连接器 (只限于接脚)，其基架实际阻抗会减少至约 78?。线头为 1 吋的满载基架只有约 55? 的实际阻抗。加载了装置 (DS92LV090A) 之后，基架阻抗减至约 53?。

阻抗轨迹上所见的波动是由于连接器及线头负载出现阻抗不连续性的反射(discontinuity reflection)。接近 TDR 驱动点的上升时间较为明显，足以使我们清楚区分蚀刻电路 (阻抗较高) 与连接器线头 (阻抗较低)。当 TDR 阶梯函数曲线往基架下方移动，上升时间渐渐失去其清晰度，令我们较难区分波形的已加载及未加载部分，而有关数字更融入所量度的平均阻抗之中。

由于互相紧贴的插卡产生分布式电容负载，因此基架的实际阻抗 (负载阻抗) 会较低。此外，数据传输速度 (基架下方的每一单位延误) 也会受基架的负载影响。包括连接器、线头及设备电容器等负载在内的满载基架比未满载基架慢约 50%。

秘诀六：总线终端装置

对于 BLVDS 来说，一般的多点传输 (multi-point) 应用方案只需要在总线两端的线路之间加设一个电阻。但多站式 (multi-drop) 的应用方案便需要一至两个电阻，视乎驱动器的位置而定。电阻值应相等于线路的实际负载差动阻抗。我们宁可高估电阻值，即使出现轻微的正反射也无需担心，总比电阻值太低，令接收的讯号电压减弱为好。电阻值的大小随着不同的应用方案而不同，视乎线路阻抗 (无负载)、插卡之间的距离、以及加设插卡所产生的电容负载而定。在一般的应用情况下，这个电阻值会介于 50 至 100? 之间。若加了两个电阻作为终端装置，驱动器会把这两个电阻视为平行连接，令负载介于 25 至 50? 之间。正因如此，美国国家半导体的 BLVDS 芯片所提供的驱动电流是标准 LVDS 驱动器的三倍。以 10mA 的驱动电流计，采用 BLVDS 芯片便可驱动 50? 以下的阻抗，而且可以达到采用 LVDS 芯片搭配 3mA 驱动器驱动 100? 负载时所能达到的水平。基架上的负载若互相过于紧贴，在一般情况下均会将基架阻抗减至 50? 以下。

图 8：负载不足、相同负载及超额负载等三种终端装置的波形
图 8 分别显示三个终端接收器输入的差动波形。有负载基架的实际阻抗是 56?，所显示的波形分别来自相同负载的终端装置 (56?)、双倍负载的终端装置 (112?) 以及半载的终端装置 (28?)。以噪声容限作为标准衡量，相同负载及超额负载的终端装置具有最大的噪声容限。上述模拟采用满载的 18 插槽多点传输基架进行。驱动器装设于第 18 插槽。图中显示的是第 1 插槽接收器输入的波形。

秘诀 7：线头终端

若每一讯号传输线路都在靠近连接器接脚的位置装设一个 15? 至 30? 的串行电阻，便可为边缘速率进行滤波。边缘速率若能减慢，便可大幅减低长线头及高边缘速率可能引起的差动振幅。

若在接收器输入位置加设一个交流电终端装置，也可达到这个效果，令线头上的传输线路问题可大致上获得解决。图 10 显示根据不同串行电阻值模拟接收器输入波形的模拟结果。这些设计只适用于多站式应用方案。你若采用多站式应用方案而须面对高边缘速率及长线头的问题，你可以考虑采用线头终端，以便彻底解决传输线路的问题。

秘诀 8：连接器及顺序排列

选用哪一种连接器需视乎所用的应用方案而定，须考虑的因素包括所需的讯号接脚数目、机械装置、电子装置的表现、以及外型大小等问题。一般来说，短列比长列好。此外，对于大部分连接器来说，差动配对的数据路径应设于同一列之内，而非在列与列之间，以确保各路径均有同一长度。应由 LVDS 接脚将较远接脚上的 CMOS 讯号传送，以便隔离 CMOS 振幅的 dv/dt。图 11 显示上述建议的方法。

应采用特别的连接器或区段连接电源供应及接地。这些接脚应该长短不一，并且互相交替，以确保按照正确的序列排列。我们建议应由接地开始，然后电源、输入/输出等依次插入。拆除时，只需按照相反次序拆除便可。

秘诀 9：安全偏压
安全性是采用多驱动器应用方案经常遇到的问题。若所有驱动器已关闭而又需要继续正常作业，便需要设有安全偏压。虽然 RX 电阻器设有最低的内部安全偏压，但可能需要加强方可采用。例如，若有关应用方案的连接器接脚出现 CMOS 轨对轨讯号摆动，便需要加强内部偏压。若出现这个情况，也应在终端装置位加设上拉或下拉电阻，一如图 12 所示。一般来说，电阻值会介于 6K? 至 12K? 之间。当所有驱动器已关闭之后，轻微的正偏压有助调节线路。这些电阻器的电阻值不宜减得太多，因为这样会减低 (load down) 驱动器的负载，减少讯号振幅。

图 12：基架终端装置与安全偏压

选择安全电阻值时须留意以下事项：选用的电阻必须比终端电阻大一至两倍，以免驱动器过量负载以及出现波形失真。安全偏压的中点应接近驱动器的偏移电压 (+1.25V)，以免总线处于主动与三态 (TRI-STATE) (即被动) 情况之间时出现较大的共模偏移。上拉及下拉电阻应同时装设于总线的两端，以便可以作出最快的反应。最后需要注意的一点是这些讯号的质素会比主动驱动方式 (开启/开启) 差。

秘诀 10：平衡与不平衡双绞线的比较

若差动电路不能取得平衡，便会产生共模噪声。图 13 所示的模拟结果显示双绞线处于不平衡的状态。双绞线的其中一条导线长 14.4 吋，而另一条则长 16.2 吋，由此产生的共模噪声可能会在系统内产生电磁干扰。

为了减少不必要的共模噪声，差动双绞线内的两条导线应该长短相若，亦即尽量令导线的长短保持一致。

图 13：采用不平衡双绞线所产生的接收器输入共模噪声
秘诀11：带电插入支援

部分应用方案的系统停机时间不能太长。对于这些应用方案来说，将插卡插入正在带电作业的总线是有其实际上的需要。只要采用冗余逻辑电路卡及互连 (系统) 或可以容错的系统，便可支持带电插接。BLVDS 技术可以令数据传输系统性能更可靠、容错能力更高，容许插卡插入正在带电作业的总线。对于某些应用方案来说，这是一个优点，因为系统可以完全无需增加额外路径，有助减低系统成本。

BLVDS 技术利用差动讯号传输方式，透过其固有的共模抑制功能，为数据提供保护。当插卡插入正在带电作业的总线时，线路便增加一个电容负载。传输的讯号必定会增加这个负载电容的负荷。当电容的电荷增加，讯号电平便会下降。由于数据以差动方式传输 (A-B)，因此会产生共模电压调变，不会影响数据。接收器不会接纳共模电压，而 GTL 或 BTL 则采用低振幅的单端传输方式，因此共模电压调变是这类传输方式需要面对的大问题。对于 GTL 或 BTL 来说，电压若下降至临界水平，会破坏数据的完整性，因此压降的时间应足够长，令接收器可以作出反应。

进行的测试包括将插卡插入正在带电作业的基架，以及利用 MB100 BERT 系统监测错误。有关测试均在设有 18 条插槽的基架上进行，而测试进行时 TX 插在第 11 插槽内，而 BERT 测试机的监测用 RX 则放于第 12 插槽。插卡则插入第 1、10、13、及 18 插槽内。带电插接期间，并无错误检测出来。

我们利用单触发捕捉器 (single-trigger capture) 及单端探针将静态信道带电插入故障事件捕捉在示波器上 (100mV/div 的第 1 条电路)。差动探针 (100mV/div 的第 2 条电路) 则负责监视静态信道。图 14 显示差动噪声容限仍能维持，而有关事件只是一次共模调变。

图 14：带电插入示波器所显示的波形

为了确保带电插入取得最好的效果，线头负载必须保持平衡，而且两条导线一旦与作业中的总线接上，必须产生相同的电容负载。

秘诀 12：讯号品质

测试时我们必须检查距离驱动器最远的接收器，以确保讯号的品质。量度目视图形时必须使用 PRBS 图，以确定符号相互干扰 (ISI) 所造成的影响。驱动器的边缘速率在这个位置减速时减得最慢，而此时目视图形会关闭。不同应用方案需要不同的讯号质素，但眼孔开得越大越好。我们必须查看最远的接收器位置，以确保讯号质素符合指定数据传输率的规定，同时也必须利用目视图形检查符号相互干扰以及最后的颤动波幅。

图 15：DS92LV090A，18 插槽，满载，TX@1，RX @ 18 输入接脚，200 Mbps，PRBS15，差动探针 P6247，HP5472OD 示波器，200mV/div, 1ns/div。

建议 13：讯号品质 (要点重温)

最接近有源驱动器的接收器位置也应再次检查。这个位置的边缘速率最快，线路的传输效果会最差。由于位置的关系，检查这些讯号比较困难，但仍值得作这样的尝试。若要确保量度准确，必须紧记采用高频宽、低电容的差动探针。
越靠近驱动器，线路传输效果便越差，因为这里的讯号边缘速率最快。

总结

BLVDS 技术的出现带我们进入高效能多点传输基架的年代。多点传输配置确保所有插卡可以在最少互连的情况下互相通讯，因此是一种效率非常高的总线。但这个优点也有其局限。主要线路所余下的线头会影响传输线路的讯号品质。此外，这是一种双向的通讯方式，但只需半双工的支持。

对于多点传输基架来说，BLVDS 技术远较上一代的技术优越。数据传输率可以高达 100 至 400 Mbps 以上，比采用 BTL 或 GTL+ 的应用方案快四倍，更比 TTL 驱动器应用方案快 10 倍，不可谓不惊人。由于采用了低电流的导引驱动器、CMOS 技术、以及通用的低电压供电导轨，因此功率消耗可大幅减少。终端装置必须装设，以便提供入射波交换及提高数据传输率，以免产生反射，以及将整条输出电流路径连成一圈。在一般情况下均无需特别的终端装置电压导轨 (BTL 只需 2.1V，而 GTL+ 则只需 1.5V)。这个优点可大幅精简终端装置的设计，使总线的两端只需加设一个被动式表面贴着电阻。以前采用单端总线时往往需要两个专用插槽供有源终端装置使用。现在采用 BLVDS 的应用方案甚至可以腾出这两个专用的插槽。带电插接也可获得支持，因为带电插接事件会在总线上产生接收器排斥的共模调变。

简言之，BLVDS 技术可确保主流多点传输基架应用方案如数据通讯、电讯、因特网服务供货商以及储存应用方案等能够发挥远比以前为高的效能。