分析师：揭露22纳米制程面临的15大挑战

      在不久前于美国旧金山举行的国际电子组件会议(IEDM)上，不少有关先进逻辑制程技术的论文发表都着重在32纳米节点，只有IBM等少数公司发表了几篇22纳米技术论文；事实上，不少领先半导体大厂都在进行22纳米制程的研发，究竟在这个领域有哪些技术挑战？

1. 成本与负担能力

      IC生产所需的研发、制程技术、可制造性设计(DFM)等部分的成本不断飞升，而最大的问题就是，迈入22纳米节点之后，量产规模是否能达到经济平衡？

2. 微缩(Scaling)

      制程微缩已经接近极限，所以下一步是否该改变电路(channel)材料？迄今为止，大多数的研究都是电路以外的题材，也让这个问题变得纯粹。锗(germanium)是不少人看好的电路材料，具备能因应所需能隙(bandgap)的大量潜力。

3. 微影技术

      新一代的技术包括超紫外光(extreme ultraviolet，EUV)与无光罩电子束微影(maskless electron-beam lithography)等，都还无法量产。不过193纳米浸润式微影技术将在双图案(double patterning)微影的协助下，延伸至22纳米制程。

4. 晶体管架构

      平面组件(Planar devices)很可能延伸至22纳米节点；不过多闸极MOSFET例如英特尔(Intel)的三闸晶体管(tri-gate transistor)，以及IBM的FinFET，则面临寄生电容、电阻等挑战。

5. 块状硅(Bulk silicon)或绝缘上覆硅(SOI)

      在22纳米制程用块状硅还是SOI好？目前还不清楚，也许两种都可以。

6.高介电常数/金属闸极

      取代性的闸极整合方案，将因较狭窄的闸极长度而面临挑战；为缩减等效氧化层厚度(equivalent oxide thickness，EOT)，将会需要用到氧化锆(Zirconium oxide)。

7. 应力(Strain)技术

      应变记忆技术(stress memorization techniques，SMT)、拉伸应力工具(tensile stress liner)等各种技术目前已经获得应用，嵌入式Si-C也可能需要用以改善NMOS电流驱动。嵌入式硅锗(SiGe)、压缩应力工具以及电路/基板定位，则需要用以提升PMOS性能。

8. 夹层电介质(Interlayer dielectric)

      超低介电常数(Ultra low-k)电介质或气隙(air gap)技术，以及新一代的铜阻障技术都是有必要的。将「K」值近一步由2.6降低到2.2，也是降低偶合电容所必须。还需要多孔碳掺杂氧化材料(Porous carbon-doped oxide materials)。

9. NMOS与PMOS的超浅接面(ultra shallow junctions)

      需要离子植入(ion implantation)以及快速瞬间退火(anneal)等技术。

10. 先进的铜导线划线工具

      为改善铜导线的性能，需要先进的划线工具(liner)与覆盖层(capping layer)。

11. 寄生电容与电阻

      这会是很大的挑战，也许会需要升高源/汲极(elevated source/drain)、先进硅化物、金属源/汲极，以及镶嵌式铜触点(damascene copper contact)。

12. 嵌入式内存

      零电容随机存取内存(Zero capacitor RAM，ZRAM)是一个热门研究题材，不过还不到量产阶段；传统的6T SRAM将延伸至22纳米制程。

13. 组件电路相互干扰

      这也会是个很大的挑战；相关问题包括亲微影(litho-friendly)电路布局、制程变异 vs. 电路性能，以及可制造性设计(DFM)的考虑。

14. 变异性(Variability)

      挑战包括闸极线边缘粗糙度(line-edge roughness)、通道杂质控制，以及SRAM的静电干扰极限。

15. 标线(reticle)与晶圆校准

      这是22纳米制程的杀手级缺陷挑战。

      除了以上的15大挑战，22纳米制程技术还有其它需要克服的障碍，包括电子迁移率的提升、 短通道效应(Short channel effect)等。