4Gbit DRAM和TSV 8Gbit产品亮相

      “ISSCC 2009”的Session 7“DRAM”时隔多日同时汇集了大容量、超高速及低功耗三大技术，是一场非常值得参加的研讨会。

　　随着DRAM总线速度的提高，将多个内存模块连接到一条总线上变得愈发困难。另外，由于系统所要求的内存量不断增加，人们对DRAM实现更大容量的要求也不断提高。韩国三星电子（Samsung Electronics）针对这一点提出了两种方案。第一种方案是利用尖端的56nm工艺、6F2单元及铜线，开发出了173.8mm2的4Gbit DDR3。通过分割内存阵列、改进数据放大器以及支持延迟时间（Latency）控制电路的高速时钟等方法，使其在1.2V电源电压下实现了1.6Gbit/秒的速度。

　　第二种方案是，使用硅通孔（TSV）并层叠4块2Gbit DRAM，试制出了8Gbit DDR3。最底层的一块装有DRAM内核并具有外部输入输出功能，其余3块只有DRAM内核，它们之间通过约300个TSV连接。这样，从外部看起来是一个DRAM，无需牺牲高速性能即可实现大容量。为了增加有效TSV的数量，还配备了故障电极的检测及诊断功能。TSV是目前的热门技术，因此现场提问时气氛十分活跃。

　　在图形处理领域，三维化及高精细化的步伐加快，高速DRAM的要求永无止境。根据这种要求，德国奇梦达（Qimonda AG）开发出了每端子速度高达7Gbit/秒、目前速度最快的1Gbit GDDR5。该公司查明，要提高速度，降低电源系统的噪音十分重要，因此将数据输入输出电路的电源与其他电源分离。另外，还开发出了独立稳定的电源电路，将电源噪音降低了一半。

　　以实现高速DRAM为目标的电路元件的研究也十分盛行。奇梦达公司在另一会议上详细公开了每端子速度为5.3Gbit/秒的单端收发器的电路元件技术，另与会人员产生了浓厚的兴趣。作为信号传输技术，韩国KAIST和三星电子共同提出了每端子速度为6Gbit/秒的模拟差分传输方式。采用普通差分传输方式时，发送1bit需要两根传输线，而此次提出的方式通过对相邻bit之间的数据组合进行编码并发送，只需单端＋1根传输线即可实现传输。韩国海力士半导体（hynix semiconductor）发布了54nm工艺1Gbit GDDR3所配备的双模PDLL时钟同步电路。通过向PLL输入DLL的输出功率，分开了相位聚焦和抖动减轻功能。PLL可根据频率切换运行范围，600循环以下就会锁定。

　　即使是用于手机等的低功耗DRAM，对带宽的要求也不断提高。其原因是，主机媒体处理器呈现出多核化趋势，需要与外部存储器进行大量数据交换。对此，海力士半导体开发出了带宽4.3Gbit/秒的1Gbit LPDDR2。根据运行区域对芯片内功耗较大的数据线进行分割处理，并通过配备独立的电源切断电路，降低了耗电量。

　　在大容量DRAM中，降低内存阵列的运行电压同样有利于降低耗电量。为了减小传感放大器的偏移量，日立制作所追加了采用低Vt-MOS（已降低杂质浓度）的前置放大器，从而使内存阵列可在0.9V下运行。通过临时激活前置放大器，降低了泄漏电流。