LDMOS器件静电放电失效原理

本文首先探讨了LDMOS器件在静电放电脉冲作用下的失效机理，阐述了LDMOS在快速静电放电脉冲作用下的电流集中和器件局部温度过高导致的金属接触孔熔融等现象以及静电放电脉冲过后的器件性能退化乃至烧毁的问题。之后通过对不同器件结构LDMOS的静电放电防护性能的分析对比，指出带埋层的深漏极注入双RESURF结构LDMOS器件在静电防护方面的优势。

1 静电放电脉冲作用下的LDMOS器 件失效

1.1 LDMOS器件的静电放电及其损伤的原理

　　LDMOS器件作为输出驱动器件，尺寸较大，当寄生npn管完全导通时可以承受较大的静电放电电流，因此与常规MOS器件相比具备一定的自保护能力，标准CMOS工艺下的LDMOS器件典型结构如图l所示。图2为LDMOS器件在静电放电脉冲下的，-V特性曲线，当正向静电放电脉冲来临，漏源电压达到寄生npn晶体管导通所需的触发电压Vn.，时，n型外延层/p阱形成的pn结将发生雪崩击穿，碰撞电离产生的空穴电流会使p阱和源之间的pn结正偏，寄生npn管导通，电子从源极发射进入阱区。这些电子在源漏电场的作用下加速，使得载流子碰撞电离概率增加，从而形成更多的电子空穴对，漏源电流逐渐增大。当其超过维持电流时，器件将进入寄生npn管完全导通的大电流工作区，此时LDMOS器件将吸收大量的静电放电脉冲电流[5]。随着电流持续增加，器件温度不断升高以至于达到Si的熔点，LDMOS器件发生二次击穿损坏，其中I2为二次击穿电流。因此，只要LDMOS在静电放电脉冲作用时能够很快导通进入寄生npn管工作区，泄放静电放电电流，就可以起到保护器件自身和内部电路的作用。

1.2 LDMOS器件在静电放电脉冲下的失效分析

　　LDMOS器件在理论上具备一定的抗静电放电冲击能力，然而实际TLP(transmission line pulse)测试结果却并不十分理想。静电放电脉冲引发的LDMOS器件可靠性问题主要有两种：局部电流过大引起的软击穿和电导调制效应导致的二次击穿。

　　软击穿是指器件在发生硬击穿也即二次击穿前衬底漏电缓慢增加而引发器件可靠性问题的现象。图3为40 V LDMOS器件在不同栅压下的TLP测试曲线，从图中可以看出寄生npn管的二次击穿并没有十分明显的转折点，为此本文将泄漏电流达到100 nA作为发生二次击穿的标志，此时的IDS作为二次击穿电流。如图4所示，当泄漏电流为100 nA时，漏极电流密度为9 mA/um，在栅宽W为136 um的测试条件下约为1.2 A[7。然而当，t2急剧增加时，衬底泄漏电流表现出一个缓慢增加的过程，此种迹象表明LDMOS器件在发生二次击穿前性能已经开始退化，泄漏电流不断增加，即出现所谓的软击穿现象。分析表明，这是由LDMOS器件过早出现的局部范围内的大电流即电流丝引起的，并且这种击穿的影响在静电放电脉冲过后仍然存在，因此使器件的性能和可靠性降低。

　　图5为LDMOS器件在静电放电脉冲作用下漏极发生二次击穿而烧毁的情形。分析得出，由于寄生npn管导通时会有大电流流过源漏注入区和漂移区/p防形成的耗尽区，引发局部加热现象。当该点温度超过一定限度时将会在耗尽区内形成电流丝或热点，使得耗尽区中局部区域的电压降低，从而终止其周围区域的雪崩击穿，此时流过该点的电流会受到从金属接触孔到该点的等效电阻的限制。然而，尽管电流受到了一定的限制，电流丝引起的局部过热和耗尽区内电压的降低将会使该点电流持续增加，使得金属接触和耗尽区的温度不断上升，电流丝扩展到整个源漏注入区域。一旦电流扩展到金属接触孔，电导调制效应会使注入区和漂移区的电阻急剧降低，从而失去对电流的限制作用。此时，流过该区域的电流就会突然增加，最终导致Si和金属接触窗烧熔。

2 LDMOS器件结构和尺寸对其静电放电防护性能的影响

2.1 栅宽的影响

　　对于功率器件来说，增加栅极宽度可以提高其电流驱动能力，使得在同样的条件下器件能流过更大的电流。然而，LDMOS器件的静电放电防护性能并不随着器件栅宽尺寸的增加而改善，相反却有着恶化的趋势，并且在多栅极条的情况下更加严重。图为实际测量的LDMOS器件在不同栅压下二次击穿电流I随栅宽变化关系曲线图，Io无论在何种偏置条件下均随W增加呈明显的下降趋势。图7为栅宽为4 000 um、栅极条数为96的LDMOS器件在不同栅压下失效曲线[13]。由图可以看出该结构的器件在源漏电压到达触发电压Vn时就开始损坏，完全失去了LDMOS器件的抗静电放电脉冲击穿能力。分析表明，多晶Si栅电阻和寄生电容的存在，去使静电放电脉冲到各个栅极条的延时不同[14]。因而，在静电放电脉冲作用的几十个纳秒内，各栅极条上的电压不同，从而导致静电放电泄放电流集中在最早导通的栅极条上，该区域内的温度急剧升高，在寄生npn管完全导通前LDMOS器件过早发生击穿失效。上述现象表明，在静电放电脉冲作用下，LDMOS器件表现出的电流丝效应和各栅极条的非均匀导通现象在多栅极条情况下更加严重，会在整个器件进入大电流工作区域前将其破坏。因此，仅仅依靠增大栅宽或增加栅极条数不能使二次击穿电流Tn显著增加，因而无法明显改善LDMOS器件的静电放电防护性能。

2.2 LOCOS长度和埋层(NBL)的影响

　　研究表明，LDMOS器件的静电放电防护性能受器件结构和有关尺寸的影响很大，等比例缩小理论在LDMOS器件的静电防护能力方面不再适用。图8给出了两种不同结构的LDMOS器件，图8(a)所示LDMOS是在Si衬底上直接扩散n型漂移区形成的，而图8 (b)在漂移区正下方生长一层低电阻率的NBL埋层，形成了部分埋层结构的LDMOS器件，其中S为漂移区上方的LOCOS(localoxidation of Si)长度。经实验测量，得到如图9所示的、不同LOCOS长度下衬底泄漏电流随源漏电压的变化曲线。由图可以看出对于S为3 um的器件，无论其埋层结构如何，泄漏电流都随着源漏电压的增大而缓慢增加，表现出软击穿现象。当S增加到一定程度时，部分埋层结构的LDMOS器件的泄漏电流出现一个突然增加的过程，软击穿得到有效抑制。

　　图10为无埋层结构和部分埋层结构的LDMOS器件电流轮廓分布图，在图(a)中，电流主要集中在栅极下的沟道区和源漏注入区内，如此集中的电流会使得器件局部温度过高而损坏。而在图10 (b)部分埋层的LDMOS结构中，由于重掺杂的低电阻率埋层的存在，使得电流几乎全部通过埋层到达漏极，电流分布范围增大，电流密度降低，尤其在静电放电脉冲作用时能够在较大的器件范围内泄放静电放电电流，从而避免了电流集中造成的电流丝现象，提高了器件的静电放电防护性能。

　　表1和2分别为TLP实际测量的、不同结构的LDMOS器件的触发电压、触发电流以及HBM和MM耐压值。从表中可以看出，通过选用部分埋层结构，优化LOCOS长度可以使LDMOS器件的静电放电防护性能得到大幅提高，达到工业标准。

3深漏极注入的双RESURF LDMOS器件

　　经过上述分析可以得出，当静电放电脉冲到来时，寄生npn管的非均匀导通和电流过度集中引发的热效应已经成为限制LDMOS器件静电放电防护性能的主要因素。因此增大电流通过面积，降低电流密度是LDMOS器件静电防护设计的关键。有研究表明，采用深漏极注入与双RESURF相结合的技术，可显著提升LDMOS器件静电放电防护能力。

　　图11为两种不同漏极结构的双RESURFLDMOS器件。图11 (a)为浅漏极注入器件，它通过在NBL埋层上生长一层p.埋层，再将漏极和深n+隔离注入在表面由金属连线短接来实现双RFSURF结构。该结构使得绝大部分源漏电压降落在p一埋层与n型漂移区域及NBL埋层形成的pn结上，从而降低器件的表面电场，提高其耐压特性。与图11 (a)的表面短接方式不同，图11(b)所示器件是在漏极区域下方进行一次深漏极注入n+，通过漏极与NBL埋层在器件内部连接，实现双RESURF结构。

　　图12为TIP测试下两种器件结构的泄漏电流情况，其中浅漏极注入的双RESURF器件泄漏电流在寄生npn管完全导通前已经开始缓慢增加，表现出软击穿现象。而深漏极注入结构的泄漏电流只有在寄生npn管进入完全导通的大电流工作区域，源漏电流增加直到器件发生二次击穿时才急剧上升，因此该深漏极注入结构器件有效地抑制了软击穿现象，提高了器件的可靠性。

图13和14分别为浅漏极注入和深漏极注入器件的电流、温度分布仿真曲线。从图13 (a)可以看出，静电放电脉冲电流主要经过n型漂移区和位于漂移区下的p.埋层区域注入漏极，使得寄生npn管的电流集中在漏极边缘很小的范围内。如图13 (b)所示，器件功率在漏极下方的集中使得在静电放电脉冲结束时漏极靠近表面区域温度升高到1 600 K，超过了Si的熔点。然而，图14所示的仿真结果表明，深漏极注入迫使绝大部分静电放电电流垂直通过NBL埋层区域进入漏极，该垂直方向的电流几乎沿着整个器件截面分布，从而大大降低了电流密度和功率密度，使得温度最高点的位置d漏极表面进入NBL埋层和Si衬底附近，其产生的热量也分布在更大的范围内，避免了静电放电脉冲引起的局部温度过高现象，其温度分布如图14(b)所示。

　　因此，深漏极注入器件在静电放电脉冲作用下的电流和温度分布更加均匀，器件自加热效应得到有效抑制，从而避免了电流丝现象引起的器件性能退化和电流集中导致的金属接触烧熔，大大提高了LDMOS器件的二次击穿电流，增强了其静电放电防护能力。

4 结语

　　本文所述深漏极注入结构在提高器件静电放电防护能力方面有着显著优势。此外，通过添加辅助静电泄放电路的方法，如SCR LDMOS器件和ZenerClamp LDMOS器件，也可显著提升其静电防护能力。