有些应用需要对一组模拟电压的采样进行保持，至少有两种传统方法可以满足这种要求。最常见的办法是将一个经典的模拟累加器与一个采样保持放大器级联。如图1所示。
 

　　经典的模拟累加器是一个运放加上至少三只精密电阻。这些电阻的值应尽可能低，以避免影响累加器的带宽。但这些低值电阻会消耗功率。此外，累加器与采样保持放大器的结构也带来了另一种缺点，当两个输入电压幅度相近而极性相反时，就会显示出这种缺点。此时，即使输入电压幅度很高，得到的总和也很低，如果输入电压幅度相等则总和为零。对低电压的采样通常会使输出电压出现相对较大的误差，因为每个放大器都有一些动态误差，如残留的寄生电荷传入存储电容。

　　还有一种可能方法，即每通道使用一个放大器，用一个经典的模拟累加器将它们的输出汇总。虽然这种结构避免了输入电压幅度相似、极性相反会导致高输出误差的问题，但累加器的精密电阻仍要消耗功率。

　　采用图1中的电路结构就可以避免这些问题，它不使用外接电阻。在稳态下，内部跟踪周期内，内部逻辑信号为高电平有效，将A1、B1与A2组成的跟随器使能。因此，以地为参考的电容C2充电到VINA电压。IC2 Pin 2上的电容C1低端通过A2跟随器的输出临时接地，同时其接到IC1 Pin 9的高端充电到VINB电压。VINA与VINB分别是A和B输入的输入电压。

　　经过一个稳定期以后，当所有内部逻辑控制信号均为低，并且所有受控跟随器均被禁用，QSB控制逻辑信号为高。因为使能跟随器B3，C1低端的电势从0V到VC2(tS) = VINA(tS)。 VC2(tS)是电容C2中存储的电压值，然后信号转变到一个无效低电平。C1高端的电势因此而上升到VC2(tS) + VC1(tS) = VINA(tS) + VINB(tS)，如图2中下方波形所示。
 

　　该波形是此图中唯一的模拟波形。采样命令逻辑信号QS从低至高的有效转换略微滞后于QSB逻辑信号，抑制了输出电压上的毛刺。当QS为高时，在IC2 Pin 7上出现的采样电压VINA(tS) + VINB(tS)通过使能跟随器B2接入并存储在电容C3中，直到下一个采样指令。跟随器A3作为一个阻抗变换器。双运放IC6用作一个分支延迟线，它与一个单或非门和一个双与门结合，从单一的外接逻辑控制信号Q中得到时序正确的内部逻辑控制信号。