应对传统摩尔定律微缩挑战需要芯片布线和集成的新方法

在过去多年的发展中，技术的变革在于——如何将更高的晶体管预算转化为更好的芯片和系统。在 2000 年代初期的丹纳德微缩时代，缩小的晶体管推动了芯片功率（Power）、性能（Performance）和面积成本（Area-cost） 即PPAC的同步改进。

今天，我们正处于一个以新架构为特征的时代——运算性能取决于内核和加速器，并由增加的晶体管预算和更大的芯片尺寸来驱动。但是，正如我将在本博客后面解释的那样，新的限制正在步步逼近。

EUV光刻技术已经到来，这使得在芯片上打印更小的晶体管特征和布线成为可能。但这些从业者也面临新的挑战。国际电子器件会议（IEDM 2019）的“逻辑的未来：EUV来了，现在怎么办？”圆桌论坛上，行业专家提出这种技术简化了图形化，但这并不是灵丹妙药。我列出了参会人员所讨论到的几个挑战，他们提出来的解决方案如今正在半导体行业的新路线图中逐步实现。

▲ 向左滑动查看下一个挑战

应用材料公司已在5月26日的“芯片布线和集成的新方法”大师课上，进一步探讨了上述三个话题，同时我们也展示了材料工程和异构集成方面的创新，从而解决EUV微缩出现的电阻问题；在不改变光刻技术的情况下，实现微缩逻辑芯片的新方法；以及为设计人员提供几乎无限的晶体管预算。以下是本次大师课的内容概述。

EUV的出现使制造商能够通过单次曝光打印25纳米间距内的特征，从而简化了图形化。不幸的是，使芯片布线更小并不能使它变得更好。EUV微缩的电阻难题存在于最小的晶体管触点、通孔和互连中，这就是材料工程需要创新的地方。

为了创建布线，我们在介电材料中刻蚀出沟槽，然后使用金属叠层沉积布线，该金属叠层通常包括一个阻挡层，可防止金属与介电材料混合；提升粘附的衬垫层；促进金属填充的种子层；晶体管触点使用钨或钴等金属，互连线使用铜。应用材料公司一直致力于开发新的技术，重塑芯片布线的设计和制造方式。

晶体管由电线网络供电，电线网络将电压从片外稳压器通过芯片的所有金属层传输到每个逻辑单元。在芯片的12个或更多金属层中的每一层，布线电阻都会降低电源电压。

供电网络的设计裕度可以承受稳压器和晶体管之间10%的压降。使用EUV进一步微缩线路和通孔会导致更高的电阻和布线拥塞。因此，如果不承受高达50%的电压降低，我们可能无法使用现有的电力传输技术微缩到3纳米以下，从而产生严重的晶体管稳定性问题。

在每个逻辑单元内，电源线（也称为“轨道”）需要具有一定的尺寸，以便为晶体管提供足够的电压以进行切换。它们不能像晶体管结构和信号线等其它逻辑单元组件那样微缩。因此，电源轨现在比其它元件宽约三倍，对逻辑密度微缩构成了主要障碍。

其解决方案是一个简单而美妙的想法：为什么不将所有电源线移到背面呢？从而解决电压降低问题和逻辑单元微缩难题并显著地增加价值。

这正是应用材料公司基于晶圆正面布线领先技术上的创新。“背面配电网络”将绕过芯片的12个或更多布线层，以将电压降低多达7倍。从逻辑单元中移除电源轨可以使逻辑密度在相同的光刻间距下最多微缩30%——相当于在相同的光刻间距下两代EUV的微缩。

根据公开信息，芯片制造商正在评估三种不同的背面配电架构，每种架构都有设计权衡。一些方法将更容易制造，而其它更复杂的方法可以最大限度地扩大面积。

随着晶体管数量继续呈指数增长，而二维微缩速度放缓，芯片尺寸正在增加，并推高了“光罩限制”。当摩尔定律微缩平稳时，设计人员可以在该空间中放置大量高性能PC和服务器芯片，或少量极高性能服务器芯片。今天，服务器、GPU甚至PC芯片的设计者想要的晶体管数量超过了标线片区域所能容纳的数量。这迫使并加速了行业向使用先进封装技术的异构设计和集成的过渡。

从概念上讲，如果两个芯片可以使用它们的后端互连线连接，那么异构芯片可以作为一个芯片执行，从而克服标线限制。

事实上，这个概念是存在的：被称为混合键合，它正在领先的芯片制造商的路线图中出现。一个有前景的例子是将大型SRAM高速缓存芯片与CPU芯片结合，以同时克服标线限制、加快开发时间、提升性能、减小芯片尺寸、提高良率和降低成本。SRAM缓存可以使用旧的、折旧的制造节点来构建，以进一步降低成本。此外，使用先进的基板和封装技术，例如硅通孔，设计人员可以引入其它无法很好扩展的技术，例如DRAM和闪存、模拟、电源和光学芯片，更接近于逻辑和内存缓存，进而改善系统设计灵活性、成本和上市时间，并提高系统性能、功率、尺寸和成本。

为了加速行业从系统单芯片时代向系统级封装时代过渡，应用材料公司正致力于开发混合键合的解决方案。

以上内容为英文内容的节选，欢迎点击“阅读原文”，查看本篇博客全文。

欢迎点亮“在看”，让更多人看到