Cadence发布TSMC N5工艺的第三代112G-LR SerDes IP，加速云计算超大规模架构开发

最新更新时间：2021-05-25

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内容提要

● 基于 DSP 的灵活速率多速率 SerDes IP 已针对 PPA 优化，适用于下一代计算、交换、存储、AI/ML 和 5G SoC

● 新的架构可以为高可靠性系统提供 25% 的功耗改善、减少 40% 的面积以及更好的设计余量

中国上海，2021 年 5 月 25 日—— 楷登电子（美国 Cadence 公司，NASDAQ：CDNS）今日发布了针对 TSMC N5 制程技术的第三代 112G 长距离（112G-LR）SerDes IP， 用于超大规模 ASIC、人工智能/机器学习（AI/ML）加速器和交换矩阵系统芯片（SoC）。

面向 TSMC N5 制程的 Cadence ^® 112G-LR PAM4 SerDes IP 为下一代云数据中心构建高带宽和高可靠性产品设计，提供了所需的最佳功耗、性能和面积（PPA）。 与第二代架构相比，该创新架构 可节省 25% 的功耗，减少 40% 的面积， 并有更好的设计余量，满足了当今数据中心日益增长的更高性能和更高能效需求。

Cadence 通过支持 XSR、VSR、MR 和 LR 互连标准的不同 PAM4 SerDes 来建立了庞大的客户群。通过与 112G-LR SerDes 客户成功应用以及与领先的超大规模和数据中心客户的深入合作， Cadence已在第三代产品中加入了特定的增强功能，目前正在对 N5 测试芯片进行最终特征提取。

Cadence 与早期客户密切合作，在其 5 纳米 SoC 开发过程中部署新的 112G-LR SerDes IP，并准备与客户开展广泛合作以实现下一代设计。如需了解有关 112G-LR SerDes 的更多信息，请访问 www.cadence.com/go/112gserdesn5 。

通过改进的架构，Cadence 现在提供了具有多个浮动决策反馈均衡（DFE）分接头的增强型 DSP，以实现更强大的性能。 1-112G 无缝数据速率支持为 AI/ML 加速器 SoC 的芯片到芯片连接提供了出色的 I/O 灵活性 。此外，电源噪声抗扰度 提高了 10 倍 ，大大改善了 SoC 电源分配网络 (PDN) 的设计。

“我们的 TSMC N5 解决方案的下一代 112G-LR SerDes 与前代产品相比，可节省 25％的功耗，减少 40％的面积，并提供更好的设计余量。” Cadence 公司全球副总裁兼 IP 事业部总经理 Sanjive Agarwala 表示， “我们与领先的超大规模和数据中心客户紧密合作，通过合作，我们现在已经对这些严苛的行业要求有着深入见解，从而开发出了增强架构的新设计，可改善 112G SerDes 和网络交换机的所有关键参数。我们面向 TSMC N5 工艺的 112G-LR SerDes 解决方案进一步巩固了我们在为超大规模数据中心提供高性能连接 IP 方面的领导地位。此外，客户还可以获得 TSMC N5 工艺制程带来的相关技术优势。”

面向 TSMC N5 工艺制程的 112G-LR SerDes IP 是更广泛的 Cadence IP 产品组合的一部分， 支持 Cadence 智能系统设计（Intelligent System Design ^™ ）战略，该战略旨在实现先进节点 SoC 的卓越设计。

关于 Cadence

Cadence 在计算软件领域拥有超过 30 年的专业经验，是电子设计产业的关键领导者。基于公司的智能系统设计战略，Cadence 致力于提供软件、硬件和 IP 产品，助力电子设计概念成为现实。Cadence 的客户遍布全球，皆为最具创新能力的企业，他们向消费电子、超大规模计算、5G 通讯、汽车、移动、航空、工业和医疗等最具活力的应用市场交付从芯片、电路板到系统的卓越电子产品。Cadence 已连续七年名列美国财富杂志评选的 100 家最适合工作的公司。如需了解更多信息，请访问公司网站 cadence.com。

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