半导体三巨头展开先进制程竞逐

最新更新时间：2021-09-03 02:08

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5G、AI、云端运算等高效运算需求持续增加，驱动半导体先进制程的发展，在半导体微缩技术难度与研发成本不断提高下，半导体先进制程逐渐成为被少数IC制造厂垄断的技术，也驱动了台积电、三星与英特尔等近年在先进制程的竞逐。

过去50多年来，IC制造厂主要遵循着摩尔定律，意即固定面积的电晶体数量每二年达到倍增，持续推动半导体制程微缩，其中最主要的重点技术就是定义晶体管特征尺寸大小的微缩技术。随着制程微缩的持续推动，代表晶体管尺寸的微影技术节点不断缩小，从1980年代的微米等级，持续进化到2004年以后的纳米等级，乃至于2020年台积电与三星导入量产的5纳米。

微缩技术节点的推进，主要依循全球主要IC制造相关协会联合拟定的国际半导体技术道路图（ITRS）。2004年进入90纳米节点后，面临持续微缩的技术挑战与成本压力，ITRS参与成员、也就是主要IC制造商陆续退出先进制程研发，从2001年的19家逐渐减少到2016年的五家：台积电、英特尔、三星、GlobalFoundries以及联电，中国大陆的中芯则紧追在后，确立了半导体专业代工产业生态，芯片规格也不再由IC制造商所主导，而是由系统需求、IC设计业者与IC制造商共同决定。

ITRS也在2017年功成身退，取而代之的是更着重于新系统需求的国际元件与系统路线图（IRDS），随着联电及GlobalFoundries相继在2017及2018年宣布放弃7纳米以下制程研发，全球半导体先进制程最终聚焦在台积电、英特尔与三星三家大厂。

在先进制程技术的发展中，英特尔在早年处于绝对领先的地位，技术超越台积电与三星一个世代。然而，在2014年进入14纳米制程后，英特尔在下一世代10纳米技术节点的研发陷入瓶颈，而台积电与三星趁势迎头赶上，于2018年分别导入7奈米量产制程，并于2020年先后导入5纳米量产制程。

英特尔虽于2019年导入了10奈米量产制程，但已落后台积电与三星一年左右，并影响自制高阶芯片的产能与竞争力，为遏制高阶芯片的市占率滑落，英特尔在积极投入下一个技术节点研发的同时，也不得不对委托台积电或三星来完成部分芯片制作的方案，进行审慎的评估。

在晶体管结构选择方面，目前台积电、英特尔、三星都采用鳍式场效应晶体管（FinFET）结构，而下一世代的晶体管结构是所谓的环绕式闸极（GAA）结构，藉由更大的闸极接触面积提升对电晶体导电通道的控制能力，从而降低操作电压、减少漏电流，有效降低芯片运算功耗与操作温度。

技术领先的台积电在3纳米节点则预计持续采用FinFET结构，并规划在2纳米节点才导入GAA结构，但落后的三星与英特尔，则选择在下一技术节点（三星在3纳米，英特尔在5纳米）就导入GAA结构，试图藉由GAA结构的优势提升晶片的效能，来因应与台积电之间的竞争，三星更是规划提前于2021年导入3纳米GAA量产制程，在技术节点的突破时程上再次取得领先地位。

为达成芯片运算效能的持续提升，摩尔定律要求每二年固定面积的晶体管数量倍增，但是，随着技术节点的推进，微影技术以及搭配的薄膜、蚀刻等技术挑战与研发成本持续高涨，历经50余年的摩尔定律已经面临极限。以台积电与三星为例，每一技术节点的尺寸微缩已经无法达到晶体管数量倍增的目标，必须藉由新的方法增加晶体管的密度。

根据IRDS的规划，在2021～2022年以后，FinFET结构将被GAA结构所取代，而半导体先进制程将会迈入2纳米技术节点，但在此之后，制程微缩的难度与成本将会难以承受，取而代之的是在相同的技术节点中发展新的晶体管结构，其中主流的技术发展方向，就是透过晶体管的向上堆叠增加电晶体的数量与密度，再下一步则是透过调整晶体管上方的金属内连线结构，压缩内连线空间形成更密集的电路交错堆叠，以缩小逻辑单元的整体面积。预期未来10年，晶体管与内连线堆叠技术将是半导体制程研发的主要方向，需要IC设计、制程、材料、封装以及制程设备等所有相关技术的密切配合。

摩尔定律面临极限，以金属氧化物半导体场效应晶体管（MOSFET）为主的硅晶体管在2纳米技术节点之后已面临技术与成本的双重瓶颈，新的晶片结构如晶体管与内连线的3D堆叠设计已被确立为未来十年的发展重点。

面对芯片运算效能提升的需求，IC制造业者必须持续投入研发，而在既有制程技术的精进以外，新结构、新材料或新元件物理的发展将是新的竞逐重点。

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