Chiplet：准备好了吗？

最新更新时间：2021-10-18

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自2010 年以来，摩尔定律的好处开始瓦解。按照摩尔定律规定，晶体管密度每两年翻一番，计算成本将相应减少 50%。但最近的摩尔定律的变化是由于设计复杂性的增加，晶体管结构从平面器件演变为 Finfet。Finfet 需要对光刻进行多次图案化，以实现低于 20 纳米节点的器件尺寸所造成的结果。

在本世纪初，计算需求呈爆炸式增长，这主要是由于数据中心的激增以及生成和处理的数据量。事实上，采用人工智能 (AI) 和机器学习 (ML) 等技术现在已被用于处理不断增加的数据，并导致服务器需要大幅增加其计算能力。

服务器增加了更多的 CPU 内核，集成了专用于机器学习的更大 GPU，而不仅仅用于图形，并嵌入了定制的 ASIC AI 加速器或基于 FPGA 的补充 AI 处理。早期的 AI 芯片设计是使用更大的单片 SoC 实现的，其中一些达到了掩模版的尺寸限制，大约 700mm²。

在这一点上，分解为更小的 SoC 加上各种计算和 IO 小芯片似乎是正确的解决方案。英特尔、AMD 或 Xilinx 等几家芯片制造商已为即将投入生产的产品选择此选项。

在 The Linley Group 的优秀白皮书“Chiplets Gain Rapid Adoption: Why Big Chips Are Getting Small”中表明，与单片 SoC 相比，此选项可带来更好的成本，因为更大的良率影响。

这一趋势对 IP 供应商的主要影响主要在于用于链接 SoC 和小芯片的互连功能。在现在（2021 年第三季度），有几种协议正在使用，业界正试图为其中许多建立正式的标准。

当前领先的 D2D 标准包括：

最初由英特尔定义的高级接口总线（AIB、AIB2），现在提供免版税使用版本；
高带宽内存 (HBM)，其中 DRAM 芯片在硅中介层上相互堆叠并且使用 TSV 连接；
开放域特定架构 (ODSA) 子组，一个行业组，定义了另外两个接口，束线 (BoW) 和 OpenHBI。

异构小芯片设计使我们能够通过仅修改或添加相关小芯片同时保持系统其余部分不变来针对不同的应用程序或细分市场。新开发可以更快地推向市场，投资显著降低，因为重新设计只会影响用于容纳小芯片的封装基板。

例如，计算小芯片可以从 TSMC 5nm 重新设计为 TSMC 3nm，以集成更大的 L1 缓存或更高性能的 CPU 内核，同时保持系统的其余部分不变。在频谱的另一端，只有集成 SerDes 的小芯片可以重新设计，以在新的工艺节点上实现更快的速率，从而提供更多的 IO 带宽以实现更好的市场定位。

Intel PVC 是异构集成（各种功能小芯片、CPU、交换机等）的一个完美例子，当同一芯片制造商拥有各种小芯片组件（内存设备除外）时，我们可以称之为垂直集成。

为 HPC、数据中心、人工智能或网络等高端应用开发 SoC 的芯片制造商很可能是小芯片架构的早期采用者。例如用于更大 L3 缓存的 SRAM，或 AI 加速器，以太网、PCIe 或 CXL 标准等特定功能应该是小芯片设计的首选接口。

当这些早期采用者证明异构小芯片利用多种不同业务模型的有效性，并明显地展现测试和封装制造可行性后，他们将创建出一个生态系统，该生态系统对支持这项新技术至关重要。在这一点上，我们可以期待更广泛的市场采用，而不仅仅是高性能应用。

我们可以想象，如果芯片制造商在市场上推出由各种针对计算和 IO 功能的小芯片组成的系统，异构产品可以走得更远。这种方法使 D2D 协议的融合成为强制性的，因为提供具有内部 D2D 协议的小芯片 IP 供应商对行业没有吸引力。

与此类似的是 2000 年代的 SoC 构建，半导体公司在此过渡到集成来自不同来源的各种设计 IP。2000年代的IP厂商必然会成为2020年代的chiplet厂商。对于某些功能，例如高级 SerDes 或复杂协议，例如 PCIe、以太网或 CXL，IP 供应商拥有在硅片上实现它的最佳专业知识。

对于复杂的设计 IP，即使在交付给客户之前已经进行了仿真验证，供应商也必须在硅片上验证 IP 以保证性能。对于数字 IP，该功能可以在 FPGA 中实现，因为它比制作测试芯片更快且成本更低。对于混合信号 IP，如基于 SerDes 的 PHY，供应商选择测试芯片 (Test Chip：TC) 选项，允许他们在向客户发货之前在硅中表征 IP。

尽管小芯片不仅仅是一个 TC，因为它在用于现场之前会经过广泛的测试和认证，供应商为开发生产小芯片所做的增量工作量要少得多。换句话说，IP 供应商最有能力快速发布基于他自己的 IP 构建的小芯片，并提供最佳的 TTM 并最大限度地降低风险。

异构集成的商业模式有利于相关 IP 供应商制造的各种小芯片（例如，ARM 用于基于 ARM 的 CPU 芯片，Si-Five 用于基于 Risc-V 的计算芯片，Alphawave 用于高速 SerDes 芯片），因为他们是设计 IP 的所有者。

这一切都无法阻止芯片制造商设计自己的小芯片并采购复杂的设计 IP，以保护其独特的架构或实现自制互连。与 2000 年代的 SoC 设计 IP 类似，小芯片的购买或制造决策将在核心能力保护和非差异化功能的采购之间权衡。

我们已经看到，自 2000 年代以来的历史和现代设计 IP 业务增长一直是通过不断采用外部采购来维持的。两种模式将共存（由内部或 IP 供应商设计的小芯片），但历史表明，购买决定最终取代了制造。

现在业界一致认为，对实现摩尔定律的疯狂关注不再适用于先进技术节点，例如。7nm及以下。芯片集成仍在进行中，每个新技术节点上每平方毫米都会增加更多的晶体管。然而，每个晶体管的成本也随着每个新节点的增加而增加。

小芯片技术是推动主 SoC 集成度提高的关键举措，同时将旧节点用于其他功能。这种混合策略降低了与将其他设计 IP 直接集成到主 SoC 相关的成本和设计风险。

IPnest 认为，这一趋势将对接口 IP 业务产生两个主要影响，一是 D2D IP 收入很快（2021-2025）强劲增长，二是创建异构小芯片市场以扩大高端芯片知识产权市场。

预计这个市场将由复杂的协议功能组成，如 PCIe、CXL 或以太网。提供集成在 I/O SoC（USB、HDMI、DP、MIPI 等）中的接口 IP 的 IP 供应商可能决定改为提供 I/O 小芯片。

受这场革命影响的其他 IP 类别将是用于 L3 缓存的 SRAM 存储器编译器 IP 供应商。从本质上讲，缓存大小预计会因处理器而异。尽管如此，设计 L3 缓存小芯片可以成为 IP 供应商通过提供新产品类型来增加设计 IP 收入的一种方式。

同样，NVM IP 类别也会受到积极影响，因为 NVM IP 不再集成在基于高级工艺节点设计的 SoC 中。这将是 NVM IP 供应商通过提供小芯片来产生新业务的一种方式。

我们认为 FPGA 和 AI 加速器小芯片将成为 ASSP 芯片制造商的新收入来源，但我们认为它们不能被严格列为 IP 供应商。

如果接口 IP 供应商将成为这场硅革命的主要参与者，那么处理最先进节点的硅代工厂（如台积电和三星）也将发挥关键作用。

我们认为代工厂不会设计小芯片，但他们可以决定支持 IP 供应商并推动他们设计与 3nm SoC 一起使用的小芯片，就像他们今天支持先进 IP 供应商推销其高端 SerDes 时所做的那样——把它们作为 7nm 和 5nm 中的硬 IP。

英特尔最近过渡到第三方代工厂预计还会利用第三方IP，以及由半导体异质重量级采用小芯片。在这种情况下，毫无疑问，像微软、亚马逊和谷歌这样的Hyperscalars也将采用小芯片架构……如果它们在小芯片采用方面不领先于英特尔。

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