高性能 AI 芯片，接口容限知多少？

内存总线的可靠性和效率对于 AI 平台至关重要。由于 DDR 的总线宽度很宽，即使一个16位的数据总线加上地址、时钟、控制信号等也有30多根线，更宽位数的总线甚至会用到上百根线，为了能够对这么多根线上的数据进行同时捕获以进行协议分析，最适合的工具就是逻辑分析仪。DDR 的协议测试的基本方法是通过相应的探头把被测信号引到逻辑分析仪，逻辑分析仪里再运行解码软件进行协议验证和分析。

由于 DDR4 的数据速率更是会达到 3.2GT/s以上，所以对分析仪的要求也很高。对于 DDR3/4 的协议测试，可以采用 Keysight 的高速逻辑分析模块 U4164 加相应机箱的配置方式。

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U4164 在全通道模式下可以支持高达 2.5GHz 的时钟速率，或者在双采样模式下支持 4Gbps 的数据速率，这个指标比目前业内最高水平高出50％以上。DDR4 的主流数据速率在 2666Mbps 或 3200Mbps，可见 U4164 为支持 DDR4 的最高速率甚至 DDR5 的部分标准都留下了充分的裕量。下图是 U4164 逻辑分析仪及使用的 DDR 测试探头。

除了相应的硬件以外，要进行 DDR 的协议分析，还需要相应的解码软件，因为仅仅捕获数据的原始逻辑状态对于读写的数据内容分析还是不太直观。为此，Keysight 提供了两种软件用于相关测试：

• 一种是解码软件

• 另一种是协议一致性测试软件

解码软件可以用于把 DDR 总线上的数据进行协议解码，主要用于总线的协议分析和调试。下图是对 DDR 总线解码的一个例子。

如果用户需要快速简单地判断总线上是否有明显的协议违规，还可以使用协议检查工具。这个软件可以对逻辑分析仪捕获的数据进行分析和统计，并快速检查总线上是否有协议错误。

另外，AI 应用持续驱动内存技术向前演进，正在制定当中的 DDR5 规范规划信号速率最高将达到6.4GT/s，相较于 DDR4 3.2GT/s 的操作速率下，信号位宽缩小一半，而且由于在 DDR 中普遍存在随机抖动、ISI、SSN、串扰等各种问题，在芯片接入点会存在眼图闭合的情况，所以 DDR5 会借鉴高速 SerDes 芯片普遍采用的 DFE 等均衡技术改善链路BER性能。这对芯片和系统验证提出新的挑战，从架构上要求新的均衡训练方法、要考虑新的技术手段对 Tx 信号质量以及 Rx 灵敏度抖动等压力测试，包括新的测试平面、可测试夹具的设计等等。

下图展示了基于多通道误码仪 M8020A 或 M8030A的DDR5 Rx 测试的方案，此方案主要分为几个部分：

❶  多通道误码仪 M8020A 或 M8030A 通过两路码型发生器通道产生带有压力的 DQ，DQS 信号，并提供时钟 CLK，另外，利用 M8020A 或 M8030A 额外双路输出通道产生相邻的串扰信号。

❷  被测件 DDR5 模组插入新的 DDR5 测试夹具 CTC2，夹具上预留同轴接口，将多通道误码仪与被测件高速信号接口连接，如新的环回通道 LB 信号，并保留有控制和电源接口。

❸  通过控制夹具或者 ATE 设备经夹具控制接口，配置被测件的模式寄存器参数进入环回测试模式。

M8020A/M8030A 误码分析仪具有业内最高集成度：所有预加重发生器, 差模/共模干扰器，连续可调 ISI 发生器，时钟倍频器，CDR 时钟恢复和接收均衡器都集成于仪器内部，测试系统搭建简洁，减少外部连接及设备链路的不确定性，确保测试可靠性和重复度。对于比如 DDR5 等测试场景，可以支持多达4发4收或10发10收的多通道测试场景。