台积电直奔1nm工艺！可封装1万亿个晶体管
12月28日消息，IEDM 2023国际电子元件会议上，台积电公布了一份野心勃勃的半导体制造工艺、封装技术路线图，已经规划到了2030年。
眼下，台积电正在推进3nm级别的N3系列工艺，下一步就是 在2025-2027年间铺开2nm级别的N2系列，包括N2、N2P等，将在单颗芯片内集成超过1000亿个晶体管，单个封装内则能做到超过5000亿个。
为此，台积电将使用EUV极紫外光刻、新通道材料、金属氧化物ESL、自对齐线弹性空间、低损伤低硬化低K铜材料填充等等一系列新材料、新技术，并结合CoWoS、InFO、SoIC等一系列封装技术。
再往后就是 1.4nm级别的A14、1nm级别的A10 ——命名和Intel A20、A18如出一辙，但看起来更“先进”。
1nm A10工艺节点计划2030年左右量产，将在单颗芯片内集成超过2000亿个晶体管，单个封装内则超过1万亿个，相比N2工艺翻一倍。
有趣的是， Intel也计划在2030年做到单个封装1万亿个晶体管 ，可谓针锋相对。
目前最复杂的单芯片是NVIDIA GH100，晶体管达800亿个。
多芯片封装方面处于领先地位的是各种GPU计算芯片，Intel Ponte Vecchio GPU Max超过1000亿个晶体管，AMD Instinct MI300A、MI300X分别有1460亿个、1530亿个晶体管。
免责声明
本平台所刊载的所有资料及图表仅供参考使用。 刊载这些文档并不构成对任何股份的收购、购买、认购、抛售或持有的邀约或意图。 投资者依据本网站提供的信息、资料及图表进行金融、证券等投资项目所造成的盈亏与本网站无关。 除原创作品外，本平台所使用的文章、图片、视频及音乐属于原权利人所有，因客观原因，或会存在不当使用的情况，如部分文章或文章部分引用内容未能及时与原作者取得联系，或作者名称及原始出处标注错误等情况，非恶意侵犯原权利人相关权益，敬请相关权利人谅解并与我们联系及时处理，共同维护良好的网络创作环境。
芯通社
- SemiWebs -
专注半导体-手机通信-人工智能
请长按下面二维码关注芯通社
▼
伙伴们
错过也许就是一辈子
还不快关注我们？
京公网安备 11010802033920号