VERTIGO (IST 033709)嵌入式系统设计验证平台

第六期研究框架计划中的一个战略目标研究项目 – 优先级2，信息社会科技项目

中国，2007年2月1日 – 代号为VERTIGO（嵌入式系统设计验证平台）的战略目标研究项目致力于确保欧洲电子工业在嵌入式系统领域继续保持竞争优势。该项目是由欧盟委员会在欧盟第六期研究框架计划的信息社会科技（IST）领域内发起的，该项目整合了意法半导体、Aerielogic、TransEDA以及四所欧洲大学的优势互补性专业技术；意法半导体是世界最大的半导体制造商之一，并是系统芯片(SoC)技术的领导者，Aerielogic和TransEDA是设计验证工具的专业厂商；四所大学分别是Link　pings (瑞典), Southampton (英国), Tallinn (Estonia)和Verona (意大利)。这个项目的目标是针对以可配置平台为核心的嵌入式设计，开发一个加强架构的建模、集成和验证的系统方法。

嵌入式系统是含有至少一个处理器及其相关的存储器以及执行特殊功能的外设的复杂电路。这些功能包括系统通过协议（USB或CAN）与外界通信的功能。PC用户可以随时选择安装和运行何种程序，与PC机不同的是，嵌入式系统执行一套特殊的任务。因此，嵌入式系统包括系统的所有软硬件。嵌入式系统的实例有很多，从控制电动工具或家电的低价微控制器，到机顶盒等设备中使用高度复杂的系统芯片，都属于嵌入式系统范畴。

因为今天的先进的嵌入式系统可能含有数百万支晶体管，所以投入资源或时间给每种应用设计新的硬件是行不通的。相反，基于平台的解决方案被广泛用于把普通硬件模块配置成适用于某一特定应用的硬件设计中。

VERTIGO项目致力于弥补系统级建模和交易级执行的验证与传统的RTL（寄存器传输级）提交描述之间的差距。虽然VERTIGO不会涉及行为级综合，但是，无论使用何种改进工艺，该项目仍将简化不同交易级模型（TLM）的一致性验证和RTL级验证。研究案例来自意法半导体开发的嵌入式系统，这些案例将重点介绍与TLM和RTL级相关的混合级/混合语言流程。

Umberto Rossi是意法半导体的功能验证支持主管，即VERTIGO项目的负责人，他说：“我们希望在VERTIGO上取得几项技术突破。开发TLM和RTL共用的表达式覆盖准则，促进不同抽象层之间的系统验证，是开发工作中的最重要的部分。”

VERTIGO项目将研究几项有助于不同阶段设计流程的建模和验证(软件、TLM-级、RTL-级、模块级和系统级)的形式方法，以及结合基于仿真的验证方法（动态验证）的综合方法，将开发一种基于断言的验证(ABV)方法，这种方法可用于强调TLM的动静态两种验证方法，并含有用于测量动静态验证覆盖的相关度量。最后，项目团队将设计一个能够促进嵌入式平台测试软件例程开发的软硬件共同验证环境的原型。

VERTIGO的验证标准和OSCI的开发以及TLM标准化都将参考公共联盟像Accelera的发展计划。

VERTIGO项目于2006年6月1日启动，定于2008年11月30日结束。该项目符合欧盟第六期研究框架计划(FP6) 2002 – 2006的信息、社会与科技(IST)项目的“嵌入式系统”的战略目标，详情查阅:http://cordis.europa.eu/ist/embedded:“给嵌入在智能器件内的软硬件系统开发下一代建模、设计、实施和操作的技术、方法、工具。一个端到端的系统愿景将会允许创建注重成本效益的高性能、高可信度、上市时间短、部署快速的环境智能系统。”

Vertigo项目详情请登录网站： www.vertigo-project.eu