遥望5nm：FinFET大热接班人水平GAA初探

尽管传统Finfet投入实用化的时间似乎还不长，但其寿命已经将近终结，10/7nm节点Finfet还可勉强支撑，但之后的5nm，人们要想继续微缩集成电路的尺寸，必须要改良Finfet技术，它的替代者很可能会是近期呼声颇高的水平GAA(水平沟道栅极环绕技术)。

大热门:水平沟道栅极环绕技术

实际上芯片厂商们一直在研究5nm节点水平可用的各种新晶体管技术，不过目前为止只有三星对外公开了自己的计划。今年5月份,三星展示了未来几年技术发展路线图,按该图显示,2020年以前三星会在其4nm节点启用基于纳米片形状的鳍片结构(官方的称呼是MBCFET:Multi-Bridge-Channel MOSFET多路桥接型沟道MOSFET).如我们下面将会介绍的那样,三星口中的MBCFET,其实属于水平沟道栅极环绕技术(Horizontal gate-all-around,有些文献中又称为Lateral gate-all-around,以下简称水平GAA，栅极环绕则简称GAA)的一种.

尽管并没有公开对外宣布,但其它的芯片厂商其实也在同一个方向努力,所计划的启用时间点也是大同小异.大家都是采用水平GAA,只不过鳍片形状各有不同,三星是采用纳米板片形状的鳍片,有些厂商则倾向横截面为圆形纳米线形状的鳍片....这些都隶属于水平GAA,其它的变体还包括六角形鳍片,纳米环形鳍片等.

图一:水平GAA的不同种类

各种不同沟道形状的设计都有自己的优缺点,但基本都是围绕如何减小电容,增加沟道的电流等等问题做文章.就以三星MBCFET这种纳米板片形状沟道为例,Intel Bohr就曾经作出如此的评价:"...这种设计其实并没有他们吹嘘得那么惊天地泣鬼神,只不过是把传统的finfet平躺下来摆放而已,还不清楚这种设计是不是就比纳米线沟道更给力."

目前为止,看起来水平GAA结构是最有望现实化的Finfet接班人.之所以如此,主要有以下几个原因:

首先,同等尺寸结构下,沟道控制能力增强,因此给尺寸进一步微缩提供了可能;传统Finfet的沟道仅三面被栅极包围,而GAA以纳米线沟道设计为例,沟道的整个外轮廓都被栅极完全包裹住,这就意味着栅极对沟道的控制性能就更好.应用材料公司的高管Mike Chudzik说:"正是这一点让我们得以继续微缩栅长尺寸."

第二，传统FinFET在尺寸微缩路线上已经难以为继。fINFET晶体管一个主要的微缩尺寸特性参数是栅极距.对Intel 10nm器件而言,栅极距数值是54nm,而其14nm器件的相应值则是70nm.

而根据IMEC的模拟测试结果,当栅极距进一步下降到40nm水平时,传统Finfet在42nm栅极距时会出现问题.IMEC的高管An Steegen表示:"采用纳米线沟道结构GAA则可以将栅极距进一步下降,同时还有更好的静电控制能力."按照IMEC的模拟,纳米线沟道结构的Finfet可以在栅极距36nm时仍可满足要求,同时他们还给出了一种可以将纳米线直径降低到9nm的方案.

图二:IMEC的9nm直径纳米线Ge沟道实物及其制作过程

第三,这项技术可以说是Finfet的改良版本,因此从制造工艺,工序,工具等角度与现用的Finfet都会有许多相似之处.这种技术从本质上讲仍属于Finfet的范畴,只是沟道的四周全部被栅极所包围,将过去的单一鳍片再细分为多个更小的鳍片并联起来而已.附带一提,我们所谓的"水平沟道",是指沟道方向仍和传统finfet一样是沿芯片的水平方向,与之相对的是后文略有提及的所谓"垂直沟道"(Vertical FET),其区别如下图所示:

图三:沟道方向:水平与垂直

第四,虽然除了GAA之外,还有许多其它选项,但这些其它选项相比GAA目前来看还不够成熟.以上我们所介绍的方案都是从改变沟道形状上做文章,自然还有其它选项.比如改变沟道材料为III-V族元素,从而改善沟道迁移率的III-V族技术;改变沟道控制机理,增加亚阀值斜率,因而能在很低的电压下工作的隧穿式FET(Tunnel FET).

难怪Intel高管Bohr在一次访谈时会表示:"虽然GAA是目前的热门,但各方的意见还是有所不同,我不好现在就给GAA下个定论,但它无疑是现在的热点技术.现在要给结论还为时过早,不过起码看起来面对未来的再多几个节点制程,我们还有足够多的想法可以应对."

不过在分析师们眼里,至少到10/7nm节点，传统Finfet技术的生命还将延续,按照IBS的高管Handel Jones的原话,"毕竟它具备高性能,低耗电,低成本的组合特色."

新技术的优势不在于成本,主要是性能上的提升

10/7nm之后的下一步,当节点制程进步到5nm或更高级别时,成本会变的越发高昂,并且只适用于特定的应用,如此GAA技术很有可能被采用,不过新技术的优势主要还是在于高性能"John表示.

根据IBS的估算,在5nm节点,设计一款主流芯片的成本将高达4.76亿美元水平,而7nm节点的成本仅3.492亿,28nm则是0.629亿.

图四:芯片设计成本的变迁

GAA:更多实物细节

第一款GAA器件所拥有的并联线数量很可能会是三条.随着时间的推移,这个数量还会进一步增加以进一步提升性能."我们当然不想推出一种只能在某一个节点制程才能使用的技术,因此下一步要做的是增加纳米板片的堆叠数量,当然数量无法无限制地增加下去,因为还会遇到诸如寄生电阻,寄生电容这类问题,就像今天我们不断增加finfet的鳍片高度时所遇到的一样."

GlobalFoundries, IBM和三星最近共同展示了一份文件,文件中描述了一种为5/3nm节点准备的纳米板片结构,据称这种技术不仅性能优秀而且制作也较为简单.

图五 不同水平GAA沟道形状的器件截面图 (a) 传统finFET, (b) 纳米线沟道GAA (c) 纳米板片沟道GAA

文件中公开的这款GAA器件采用EUV光刻来制作部分电路层,器件的沟道采用纳米板片沟道,沟道材料为Si,沟道厚度5nm,沟道条数为三,各条之间的间距为10nm.栅极长度12nm,多晶硅触点节距为44/48nm.按文件披露,该器件nFET的亚阀值斜率为75mV/dec(电压每上升75mv,电流值增加10倍),pFET的亚阀值斜率则可达85mV/dec.

文件中给出了用GAA技术构造的该器件反相器以及SRAM单元部分的图片,在这些部分中纳米板片沟道的宽度从15-45nm不等

图六纳米板片堆叠成型工艺顺序及TEM照片

图七细节说明图

粗探GAA关键制作过程:

如上可知，总体上讲,制作GAA与传统FINFET具有相似之处,但GAA的制作显然更富挑战,成像控制,缺陷控制,制程变差控制只是其中的一部分挑战.

首先,GAA的主要目的是通过使用外延反应器在基体上制作出超晶格结构(两种或多种材料构成的周期性交替层结构).这种结构是由周期性变化组分的SiGe以及Si的薄层所组成的.理论上说,这样的结构至少需要由三层SiGe和三层Si堆叠而成.(为什么理论上说是三层?因为前面说过第一款GAA很可能有三条并联沟道.SiGe作为RSB层,沟道材料采用Si制作,如果忽略SiGe牺牲层就是三层叠加,这就是"理论上说"和"三层"的来由.)

接着,与finfet类似,需要形成STI浅槽隔离结构.应用材料公司的Chudzik表示:"这一步非常关键,因为超晶格结构中SIGE与Si的结合面处能带变化曲线非常陡峭."

来到下一个关键之处,栅极不仅仅包围着沟道,也会包裹一部分漏源极触点区域,这会导致电容的增加."因此我们需要形成一层中间隔离层(inner spacer),以便把栅极底部的高K绝缘层和漏源区隔开,这可以通过原子层淀积设备来实现."(这是因为如今普遍采用Gate last工艺来制作高K金属栅极，顺序是先制作出多晶伪栅(dummy gate，有些资料里也称为牺牲栅等等)，此后生成漏源极结构，最后去掉伪栅制作金属栅极结构，故最后生成高K金属栅极前如果不用中间隔离层提前包住漏源区，高K金属栅最下层的高K绝缘层会“污染”漏源区。)

接着,通过采用替换工艺,去除多余的SiGe层,空出来部分用Si填补形成沟道

最后淀积高K金属栅结构,这样就形成环绕着纳米线沟道的栅极.

GAA:光罩/光刻层面的挑战

在制作GAA的过程中,当然需要经历一系列的光刻工序.在目前的16/14nm节点乃至10/7nm节点,制造商还在使用193液浸光刻机和多重成像技术.到7/5nm节点,业界希望EUV光刻也能够参与到器件的制作中来,EUV光刻由于使用的是13.5nm的波长,因此能够形成更为精细的图像.

芯片厂商希望能将EUV应用到最困难的光刻工序即金属1层以及过孔生成工序.而其它大部分工序则还会使用193液浸+多重成像来制作.

按ASML的说法,相比基于液浸光刻的三重成像技术,EUV技术的使用能够将金属层的制作成本降低9%,过孔的制作成本则可降低28%. ASML的高管Michael Lercel表示:"EUV能为制造商省去很多复杂的工序.想一想多重成像工序的成本,再加上与之相关的清洗等工序的成本,我们相信EUV的成本相比三重乃至四重成像要更低."

尽管相比前几年,EUV技术实用化的进程最近可谓突飞猛进,不过EUV目前还没有发展成熟到厂商可以即插即用的地步.目前ASML还在准备其NXE:3400B EUV机型,这种机型的初期型号将配用140W光源,产能可达100片晶圆每小时.

而芯片厂商真正需要的是250w光源,产能125片晶圆每小时的机型.最近ASML已经开发出了这种机型,明年早些时候会开始交付.

EUV光刻胶则是另外一只拦路虎.EUV产能要想达标,光刻胶的照射反应剂量水平必须不高于20mJ/cm?.可是按Lam Research的高管Richard Wise介绍:"目前要想得到完美的成像,EUV光刻胶的照射剂量普遍需要达到30-40mJ/cm?."

在30mJ/cm?剂量水平,250w光源的EUV光刻机每小时产能只能做到90片,显然低于理想的125片.

要开发理想的光刻胶同样充满着挑战.Wise解释说:"由于EUV光刻产生的一些随机效应,光刻胶的照射剂量水平要想降低需要解决很多物理方面的挑战."

挑战之一是所谓的光子发射噪声现象.光子是光的基本粒子,成像过程中照射光光子数量的变化会影响EUV光刻胶的性能.因此产生一些不希望有的缺陷,比如线边缘粗糙(line-edge roughness:LER),所谓LER指的是图像边缘的实际形状偏离了理想的形状.

就在业界还在与光刻胶角力的同时,光罩厂商也在开发EUV用光罩.目前我们所用的光罩主要是由不透明的铬层覆盖在玻璃基体上制成,相比之下,EUV光刻使用镜面反射光而不是用透镜折射光,因此光罩也需要改成反射型,光罩改用覆盖在基体上的硅和钼层来制作.而且光罩的准确度,精密度都比以往要求更高.

这样,EUV光罩厂商就需要使用新的设备来制作这些光罩.例如由于光罩复杂性增加,导致光罩的制作时间变长,那么目前大家使用的可变形状电子束设备(VSB)制作光罩的速度就会跟不上.

解决方案是启用多束电子束设备.IMS公司已经开始发售这种多电子束产品,可用于制作传统光罩和EUV光罩,而NuFlare公司也在研发类似的多束产品.

多束装备能够提高光罩的加工速度,降低成本,还有助于提高光罩的良率.D2S的Fujimura解释说:"大部分光罩仍可以使用VSB可变形状电子束设备来制作,但是对少数复杂芯片而言,要想保持加工速度,必须使用多束设备."

"EUV在5nm节点时会彻底成熟,届时多束写入设备会得到很多订单.举例而言,假如光罩图案上有许多彼此不成直角或者45度角的图形,那么肯定要使用多束设备来制作.以往光罩图形上的一些小扰动不会影响到193i光刻机的成像,但是现在EUV的分辨率提高了很多,这就对光罩提出了更高要求,特别是关键层用光罩上的图形数量会暴增.不过也许改良后的VSB电子束设备还是可以在大多数的EUV光罩制作时使用."

检验/测量方面的挑战

到5nm节点以后,芯片产品的检验和测量技术也将遇到挑战."将来发展到垂直型结构,很多原来比较容易检测到的缺陷由于工艺原因会被埋藏起来,而器件结构形状上的复杂化则会给测量带来麻烦."KLA-Tencor的高管Neeraj Khanna介绍说:"EUV在这些节点大量使用以后,会带来新的随机或系统性的缺陷产生方式,由于随机因素增加,厂商将不得不增加采样测试的频率和数量."

更远的未来：摆在面前的三条路

目光再放远一些，目前来看,将来主要会有三条路可供选择:一是继续微缩节点尺寸;二是停止微缩,停留在工艺成熟的制程节点;三是封装技术升级.

那些开发预算丰厚的厂家很有可能会在10/7nm及以后继续传统的尺寸微缩路线.至少目前来看,这方面GAA无疑将是Finfet的最有力接班者.如果将眼光再放得长远一点,当然还会有其它选项,比如III-V族沟道材料的Finfet,隧穿效应TFET,互补式CFET,垂直纳米线结构(VFET)等等.

其中CFET是一种更为复杂的栅极环绕技术,这种技术将nFET和pFET的沟道上下堆叠,而我们上面所说的栅极环绕技术中,上下堆叠在一起的沟道则只能是基于pFET或者是nFET其中的一种.

CFET,TFET以及垂直纳米线结构VFET技术都是更具革命性的技术,难以在短期内开发完成,它们要想发展都需要有所突破.

未来的下一代晶体管结构技术

GlobalFoundries的技术高管Gary Patton表示"7nm会是一个相对"长寿"的节点,到时候Finfet所拥有的鳍片数量会很多,我们仍有很大的空间来拓展现有的Finfet."

对各大芯片制造商的研发部门来说,Finfet之后需要研究的项目很多.以GlobalFoundries为例,他们目前就正在研究纳米片,纳米线沟道结构以及垂直形纳米线技术.

最终的抉择和实现的时间点则有赖于技术和经济因素.Gary Patton表示:"我们所要开发的是可制造性良好,而且有利于成本降低的制程.这项任务的实现方法现在不再像过去那样那么直接,现在我们需要反复审查我们的制程技术发展方向."

实际上,一项技术停留在研发阶段的时间可能达到数十年,最后,业界标准的制定优势就会被最佳技术开发者赢得,而其它同样也在开发类似技术的就得靠边站.

并非人人都需要阳春白雪

所幸的是,并非所有的公司都需要finfet和纳米线这类技术,大部分公司仍停留在22nm平面形晶体管制程水平.很多公司无法负担finfet的费用,况且对模拟,射频以及其它许多器件行业而言,finfet则完全没有存在的意义.

UMC联电公司高管Walter Ng表示:"10/7/5nm听起来很吸引人,不过又有几家公司有能力支付相关的开发,验证,生产的一连串高额费用?推动这些尖端技术发展的只不过是极少数的那一小撮几个公司而已."

不过即使对这些停留在22nm平面型技术的公司而言,挑战依然存在.Walter表示:"大家都需要增加竞争力,因此产品差异化和成本降低就成了大家努力的方向."

这就是为什么许多厂家都对封装技术的发展非常热衷的原因.所有的芯片产品都需要封装工艺.举例而言,顾客可能采用传统的倒装式BGA封装.而新封装技术则在此基础上又向前一步,能够将多个核心封装在同一个封装内部,由此制造出更高性能的产品,这方面最近比较热门的2.5D/3D以及扇出型封装(fan-outs)都是很典型的例子.

那么市场上到底哪种技术会是最终的胜者呢?Coventor的高管David Fried表示:"这个问题没有固定的正确答案.人们需要根据实际的应用来选择不同的物理解决方案."他认为目前并没有一套所谓一招吃遍天下的解决方案.比如,finfet及其后续技术对高端微处理而言适合,"但是对IOT物联网设备而言,可能是错误的发展方向.没有哪项应用能具备推动整个市场需求的能力,我们应当停止寻找一种万金油式新技术的企图.各种新技术可能会形成一种多赢的局面,不过当然会是在各种不同的应用领域."

他认为:"在我猜测,7nm节点会是变革的前奏点,7nm节点仍将基于finfet技术,而到5nm节点,finfet技术会进行进化.不过请记住基于纳米线的水平环绕栅极结构与现有的finfet非常类似.我们希望能够在5nm节点开始能实现纳米线式GAA,再以后就看不太清了."