基于FPGA的OFDM系统设计与实现

　　在OFDM系统中，解调器主要是对接收 A/D 采样来的数据进行解调。图4为OFDM解调器的结构框图。

　　在FPGA中,按照参数要求实现：将从A/D以500kHz的速率采样来的数据存入 RAM 当中，当接收到第64个帧头数据时，开始计算局部自相关函数；每接收到一个帧头数据，取出8位(最高位无效，剩余7位为巴克码)，计算一次x(i)*x(i+j)，并存储、判断，是否有相关最大值，如果有，则判断计数器加1，在一个帧头短前导字部分中，共有10个短前导字片，每一片为64个采样点；当接收到第640个数据后，判断累加器是否超过了门限值640×3，如果累加门限值达到1920，则认为有帧到达，整体控制模块产生使能信号，表示粗同步结束，准备接受长前导字，进行细同步和频偏估计计算，否则，将累加计数器清零，重新开始接受帧头；帧到达检测和帧同步过程完成后，再将接收到的数据存入到解帧模块的数据RAM中；当数据RAM中存满256点的数据后，整体控制模块发出读使能信号、解帧使能信号和FFT的START信号，从RAM中读取数据，送往FFT 进行OFDM的解调；然后去除循环前缀，去除添加的零和导频信息；最后经过QPSK的反映射和并串转换后，还原成原始数据读出，并等下一帧数据的接收。

　　4 系统调试与性能分析

　　采用OFDM技术的无线城域网通信系统是一个比较复杂的系统。利用Matlab仿真完成系统可行性论证后，需要考虑如何利用FPGA完成这个算法流程，这需要考虑采用特定FPGA进行运算时有限字长以及浮点运算的特点和系统所占用的FPGA资源，以保证系统的规模不至于过大而超过特定FPGA计算的存储能力。经过在硬件设备上的调试，最终完成采用OFDM技术的城域网无线通信系统。

　　通过仿真完成可行性论证后，在以Altera公司的EP1C6Q240C8芯片为基础的FPGA硬件平台上，实现了以QPSK为调制形式，以FFT/IFFT变换为主的OFDM技术的城域网无线通信系统。

　　4.1 IFFT模块

　　发送端系统的主时钟频率设计为80MHz，整体采用同步时序逻辑。发送端M序列的产生速率设定为80Mbps。送往D/A的数据速率设定为500kHz。在数据接收模块，数据收到后立刻存储，占用时间即为PC发送数据的时间。在QPSK、添零、导频插入模块，由于没有中间存储器，从RAM读出数据，经过映射后就直接输出，整个模块需要256个时钟周期。IFFT 模块采用流水线结构的算法，计算256点 IFFT需要128×8个蝶型单元，合计需要40 960个时钟，加上输入输出所占用的时间，总共约需要41 216个时钟周期(中间有一些状态的跳转，合计512μs)。在数据输出模块，其输入是 IFFT 模块的输出，它的输出速率由 D/A控制。在FPGA中，OFDM调制器的逻辑单元的使用情况见表1，OFDM解调器的逻辑单元的使用情况见表2， IFFT的运算结果见图5。

　　在表1和表2中，调制器和解调器中所含有的引脚数过多，主要原因是在这些引脚中还含有很多用于调试和测量的引脚，在整个系统调试时，可以将调试和测量用的引脚去掉，只留有数据、地址和控制引脚。

　　在解调器中需要用到大量的存储单元，但考虑到Cyclone系列的存储单元有限，而逻辑单元丰富的情况，故在解调器中，在几乎耗尽EAB单元时，用逻辑单元来构造所需的存储器，可以实现正常的存储功能。[page]