基于CPCI接口DSP板的雷达目标模拟器

　提出一种基于CPCI接口DSP板的C波段雷达目标模拟器。探测回波模拟，采用软硬件相结合的方法。由主控计算机根据雷达工作参数预先设定并计算目标数据，然后将数据加载到硬件电路中。硬件电路实时合成雷达回波信号并输出。利用DSP/FPGA的高速计算性能、直接数字合成(DDS)技术和数字射频存储(DRFM)技术，可以实现相位编码、线性调频、非线性调频等多种复杂方式下的目标回波信号的实时模拟，检测雷达的跟踪精度、角精度等指标。

　　1 功能及系统组成

　　所设计的多目标雷达模拟器为配合某型宽带雷达系统进行设备调试和功能检查。模拟器将雷达发射波形经延迟、幅度相位调制和多普勒频移等形成模拟目标回波，通过天线发送或直接注入给试验雷达系统。目标回波信号包括目标的距离、角度、速度、雷达散射截面积(RCS)、一维距离像等信息。

　　系统总体指标要求如下：双通道输出;频率范围为5.2～5.8 GHz;窄带瞬时带宽为10 MHz;宽带瞬时带宽为500 MHz;目标数目1～22个;幅度控制范围为0～127 dB，量化单位不大于0.5 dB;RCS幅度控制速率为1μs，距离变化幅度控制1 ms;目标延迟时间：2～4 000μs;多普勒频移范围±400 kHz;相位噪声不大于-90dBc/Hz@1 kHz;窄带时杂散电平不大于-55 dBc;宽带时杂散电平不大于-45 dBc;距离模拟精度≤1.5 m;多普勒模拟精度<1 Hz;输入功率为-45～+30 dBm;输出最大功率20 dBm。

　　C波段雷达目标模拟器由微波分系统、基带分系统、宽带分系统、电源控制分配组件和软件等组成，如图1所示。微波分系统包括接收组件、发射组件、频率源组件和电源等。基带分系统主要由主控计算机、数字管理单元(DMU)、接口控制单元、双通道可编程数字延迟线(PD-DL)、时钟产生和分配电路、中频调制解调组件和电源等部分组成。窄带目标模拟主要由基带分系统和微波分系统实现。

　　宽带目标模拟主要由基带分系统控制宽带分系统实现，如图2所示。输出通过微波分系统与窄带目标信号一起输出。电源控制分配组件完成系统主电源的控制、分配、保护和指示等功能。

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  2 目标回波模拟

　　2.1 窄带目标回波产生

　　本宽频带射频模拟器接收雷达系统的发射信号、控制信号和参考信号。系统输出模拟窄带目标回波信号前，在主控计算机上加载所有目标、诱饵的运动轨迹参数，如延迟参数和径向运动速度，以及每个目标、诱饵的幅度/相位目标特性文件。

　　仿真开始后，DMU按照雷达系统发出的模式、参数和触发信号，分别控制窄带系统中的双通道PDDL和中频调制组件产生基带延时目标信号，通过发射组件实现上变频和雷达目标的距离、幅度调制控制，滤波后形成窄带目标回波信号输出，如图3所示。

　　2.2 宽带目标回波产生

　　宽带目标回波的产生通过对预先存储在存储器中的雷达宽带LFM的基带分量和目标特征参数直接计算，实时生成多散射点合成目标的波形数据实现。如图4所示，宽带分系统中的所有信号都与试验雷达系统的参考信号同步，保证回波信号与雷达系统相参，实现正确的模拟。

　　输出宽带目标回波信号前，在计算机上加载输出目标散射点的运动轨迹参数和目标特性文件。当雷达系统发射宽带LFM信号时，宽带目标回波的基带数据由DSP计算并加载到任意波形发生器(AWG)的存储器中。DMU产生宽带分系统的延时触发脉冲和波形选择信号，控制AwG输出模拟基带回波信号，将该基带信号进行正交调制后，通过上变频就得到宽带信号的目标回波。目标特征数据通过CompactPCI总线加载到DSP中参与波形计算。

　　宽带回波信号的更新率决定于AWG的数据更新率。这种数字方法原理简单，模拟目标灵活，精度非常高，信号质量较高。缺点是成本较高，实时性受硬件速度、波形复杂度等限制，不容易提高。

　　如图5所示，DSP模块中有两个TMS320C6455高性能DSP、存储器和大规模FPGA，完成特征数据接收、波形计算更新和数据传输等功能，是AWG的核心控制部分。AWG模块的FPGA采用Xilinx公司的XC4VLX25-FF668。IQ信号通路的DAC选用两片Atmel公司的1GHz 10位TS86101G2B，且两路DAC相互独立且保持信号的同步。其单路瞬时带宽可达400 MHz，与正交调制器配合可输出复杂的调制信号。

　　3 系统工作流程

　　系统初始化完成后，设备进行加电自检。自检通过后由系统操作员进行仿真场景文件加载，包括系统参数、目标数量、轨迹、目标特性等。启动仿真后，模拟系统中的宽带和窄带分系统是同时工作的，受基带分系统中的DMU的控制，如图6所示。

    4 DSP软件实现

　　4.1 基带分系统的数字管理单元

　　DMU是系统的核心控制单元。DMU采用CompactPCI接口，板载总容量4百万门的Xilinx Vhrex-2Pro FPGA，所采用的DSP为TI的TMS320C6416系列，处理器频率为600 MHz，同时板上提供了1 GB大容量的DDR存储器。

　　为了模拟试验雷达的回波信号，必须要在基带上对雷达探测射频信号进行相位和频率的调制，并且还要根据雷达所在场景的不同对回波信号做一定的延迟。DMU通过CPCI单板内的DSP将相关的场景参数，如目标数量、目标延时、目标速度、回波的幅度和相位特征调制等相关参数实时加载到FPGA内部，然后通过FPGA控制PDDL产生所被探测目标的延迟回波信号。DSP控制DDS子板完成信号的相位特征调制，并完成多普勒频率偏移调制，通过对中频调制解调组件的幅度控制来实现幅度特征调制。

　　目标的特征调制数据以.tea文件格式预先存储在操控计算机的硬盘。仿真运行时，主控计算机通过CompactPCI接口连续写入DMU，DMU将其中的幅度数据通过CPCI接口的J4/J5输出到中频调制组件实现对目标信号的幅度特征调制。DMU板载的DDS模块通过FPGA接口，采用AD9858实现，工作时钟频率为1 GHz。3块DDS子板用以接收通道的本振产生和发射双通道的本振输出，如图7所示。

　　4.2 宽带分系统的任意波形发生器

　　宽带分系统的探测目标为成像目标，试验雷达所发射的信号为500 MHz带宽的线性调频波LFM，其脉宽为128/256/512/1024μs。

　　按照雷达发射宽带LFM射频波形的参数，采用预先存储LFM的I/Q基带分量数据在DSP的片外DDR的方法;在雷达场景参数、目标参数有更新时，DSP利用ED-MA操作将片外DDR的基带IQ波形数据搬移至DSP的L2存储区，与目标幅度特征参数进行乘累加运算，同时将目标延迟信息调制到基带波形。DSP实现I/Q数据预先存储的方法须借助宽带上变频单元的DDS实现频率、相位实时调制。

　　在一次仿真过程中，目标散射点个数不发生变更。散射点的模拟个数为0～5个;0表示没有成像目标需要仿真。而对于一次仿真过程，目标散射点的延迟、幅度、速度参数会以数据帧的方式提前下发到宽带分系统两片6455DSP的片外DDR存储区做I/Q分量计算;存储区的基地址为0xE0000000。每帧数据包含16个双字;按照最小场景更新周期10 ms计算，30 min仿真时间需要加载的参数总量为约11 MB的数据量。

　　根据雷达发射机可能选用的参数，利用CCS软件进行任意波形算法的设计验证、运行时间估算及程序优化，提高目标特性数据的实时计算速率，满足雷达场景更新要求小于等于100 ms。仿真的控制主要包括仿真过程中标志寄存器的复位以及每次仿真所涉及的目标散射点个数。两片DSP定义的仿真控制寄存器的基地址DSP_BaseAdd都为0x009FFE00;另外，DSPA的CE4空间映射有FPGA的片内寄存器。C6455 DSP的C程序如下：

　　上电后，TMS320C6455首先完成PLL、EMIFA、DDR2的时序配置。AWG板双C6455 DSP的主频都为1 GHz;板上所载的IDT的双端口RAM IDT70 T3509有3片。其中两片位于两片6455 DSP之间，各自端接两个DSP的EMI-FA总线，主要用于双DSP之间的数据交换，另外一片两端都端接在FP-GA，没有直接和DSP EMIFA接口连接。文中的任意波形发生器的IQ通道特征数据的计算不会涉及到DSP之间的数据交换，故宽带目标的雷达回波IQ数据写入到FPGA片内的2K字的DPRAM中。

　　5 总结

　　本模拟器是采用的是操控计算机加DSP和FPGA的组合结构。DSP信号处理技术要充分利用DSP的信号处理库和内联函数，并合理地进行功能分割以进行充分的优化，这样才能得到最优的总体性能。