推荐阅读最新更新时间:2024-05-02 20:49
基于FPGA的MSK调制解调器设计与应用
数字调制解调器在点对点的数据传输中得到了广泛的应用。通常的二进制数字调制解调器是建立在 模拟 载波上的,在电路实现时需要模拟信号源,这会给全数字应用场合带来不方便。本文分析了MSK(最小频移键控)数字调制信号特征,提出一种全数字固定数据速率 MSK调制解调器 的设计方法,应用 VHDL 语言进行了模块设计和时序仿真。硬件部分在Altera公司 EP2C15AF256C8N FPGA 上实现了MSK 数字调制解调器,并在常州市科技攻关项目:粮库储粮安全网络智能监测系统的嵌入式测控部分应用。实测表明,数字MSK 调制解调器具有包络恒定,相位连续,频带利用率高的优点。并且在FPGA 上实现时设计效率高,可与其他模块共用片上资源,对于
[嵌入式]
采用FPGA低成本虚拟测试系统实现
本文选用FPGA实现数据处理、逻辑控制,充分利用PC机,结合Labwindows图形化上层应用软件界面生成的虚拟测试系统具有较强的竞争力。本系统在FPGA单板单片主控器件控制下,实现两路独立、幅值可控的信号发生器,一路虚拟存储示波器,具有外部触发信号和采样时钟的16路高速逻辑分析仪。 硬件设计 2.1硬件系统框图 硬件系统设计是以并行处理能力强、可重配置的低端FPGA单片EP1C6为主控器件。图1所示为硬件系统框图,是由参考电压及选择模块、USB2.0接口模块、电源设计模块、高速存储模块、示波器调理输入A/D转换模块、逻辑分析仪匹配输入比较模块和信号源输出滤波模块组成。 USB
[测试测量]
FPGA架构的功耗及影响功耗的用户选择方案
本文将介绍FPGA的功耗、流行的低功耗功能件以及影响功耗的用户选择方案,并探讨近期的低功耗研究,以洞察高功率效率FPGA的未来趋势。 功耗的组成部分 FPGA的功耗由两部分组成:动态功耗和静态功耗。信号给电容性节点充电时产生动态功耗。这些电容性节点可以是内部逻辑块、互连架构中的布线导线、外部封装引脚或由芯片输出端驱动的板级迹线。FPGA的总动态功耗是所有电容性节点充电产生的组合功耗。 静态功耗与电路活动无关,可以产生于晶体管漏电流,也可以产生于偏置电流。总静态功耗是各晶体管漏电功耗及FPGA中所有偏置电流之和。动态功耗取决于有源电容一侧,因而可随着晶体管尺寸的缩小而改善。然而,这却使静态功耗增加,因为较小的晶体管
[嵌入式]
基于FPGA电火花加工脉冲电源的设计与研究
引 言 数控电火花(electrical discharge machining,EDM)机床是一种实现工件精密加工的特种加工工具。早期的电火花成型加工机床的脉冲电源电路是用分立元件组成,或者是用单片机来实现。分立元件电路设计复杂,电路调试困难,基于单片机或者是32位的嵌入式CPU的脉冲电源性能有了很大的提高,也具有了很高的智能性,但对于不同的处理器,其移植性不太好,而且如果硬件电路一旦完成就不能进行更改与升级。而采用现场可编程门阵列FPGA在很好的继承单片机或者是嵌入式CPU设计的电源的优点的同时,还拥有一些新的特点。本文提出的方案采用的是Altera公司的cylone II芯片,将Altera提供的NIOS II
[电源管理]
结合FPGA与结构化ASIC进行设计
由于结构化ASIC具有单位成本低、功耗低、性能高和转换快(fast turnaound)等特点,越来越多的先进系统设计工程师正在考虑予以采用。在结构化ASIC中,像通用逻辑门、存储器、锁相环和I/O缓存这些功能性资源都嵌在芯片内部经过预设计和预验证的基层中。然后,该层和顶部少数金属互联层一起完成定制。比起从头开始创建ASIC来说,这种方法可大幅缩短设计时间。 仅在芯片少数金属层上配置电路,不仅可以降低开发成本和缩短开发时间,而且降低了设计错误发生的风险。这是因为与ASIC需要设计许多掩膜层来构成芯片相比,结构化ASIC供应商只需要生成相对简单的金属层。 然而,利用结构化ASIC进行开发也不是没有风险。逻辑设计错误仍然可能存在。
[应用]
提高FPGA设计效能的方法
随着 FPGA 密度的增加,系统设计人员能够开发规模更大、更复杂的设计,从而将密度优势发挥到最大。这些大规模设计基于这样的设计需求——需要在无线通道卡或者线路卡等现有应用中加入新功能,或者通过把两种芯片功能合并到一个器件中,减小电路板面积,或者针对新应用开发新设计。 这些不同的设计含有应用程序已有代码,或者是对延时要求较高的DSP。对于这类设计,综合工具可能无法优化设计,使其达到最优,导致关键通路出现较长的延时。关键通路延时较长的原因在于逻辑综合工具依靠估算的延时来综合设计。 这些延时较长的关键通路带来了时序逼近问题,导致性能劣化,迫使设计人员重新编写RTL代码以改进这些延时较长的关键通路。此外,用户在得到满足时序规范
[嵌入式]
HDTV接收机吕Viterbi译码器的FPGA实现
摘要: 在对Viterbi译码算法性能进行Matlab软件仿真的基础上,结合数字HDTV地面广播COFDM传输系统中FEC模块内码解码的具体要求,采用FPGA技术实现了Viterbi译码电路。并通过系统调测验证了设计的合理性与可靠性。
关键词: Viterbi译码 FPGA 收缩卷积码 高清晰度数字电视(HDTV)
高清晰度数字电视(HDTV)技术是当今世界上最先进的图像压缩编码技术和数字通信技术的结合。它代表一个国的科技综合实力,蕴藏着巨大的市场潜力。数字电视地面广播编码正交频分复用(CMOFDM)传输系统以其较强的抗多径干扰性能、易于实现移动接收等优点在HDTV的研究中占有很重要的地位。而
[应用]
FPGA设计频率的计算方法
我们的设计需要多大容量的芯片?我们的设计能跑多快?这是经常困扰工程师的两个问题。对于前一个问题,我们可能还能先以一个比较大的芯片实现原型,待原型完成再选用大小合适的芯片实现。对于后者,我们需要一个比较精确的预估,我们的设计能跑50M,100M 还是133M? 首先让我们先来看看Fmax 是如何计算出来的。图(1)是一个通用的模型用来计算FPGA的。我们可以看出,Fmax 受Tsu , Tco , Tlogic 和 Troute 四个参数影响。( 由于使用FPGA 全局时钟,时钟的抖动在这里不考虑)。 时钟周期 T = Tco + Tlogic + Troute + Tsu 时钟频率 Fmax = 1/Tmax
[嵌入式]