新一代芯片设计专享的定制数字版图

      大型数字集成电路(IC)设计的版图通常都是使用高度自动化的版图与绕线(APR)工具而建立的。尽管使用APR取代定制版图存在着许多争议，然而对大多数设计而言，APR的速度与掌握度等优势依然胜过面积或效能上的牺牲；但是，需要最高效能或最小面积的设计仍然依赖“手工”运用定制IC版图方法来完成。

　　在新一代的定制芯片中，复杂的规则、紧迫的上市时程以及纤薄尺寸与设计复杂度，使整个定制数字区块的设计越来越难以实现。全自动化的APR流程无法提供必要的版图与绕线的互动掌控。设计人员需要高度自动化而且可控制的全定制数字IC设计流程，获致最佳的性能、速度与面积。

　　本文详细说明了一家消费类产品市场中大型无晶圆半导体公司的数字IC设计团队如何活用标准化工具的互操作性，以维护大型、讲求性能的40纳米设计的手工版图优势。该团队已经在多家供应商工具的协助下，通过Silicon IntegraTIon Initiative(Si2)的OpenAccess(OA)互操作性标准化成果有效展开整合，从而形成了具有更大生产力的定制IC版图流程。

　　定制设计中可控制式自动化的好处

　　在设计大量储存解决方案时，多年来设计团队都是为自己的模拟与定制数字设计而部署定制 IC版图自动化。虽然模拟设计人员一直都使用定制设计方法，但数字设计团队通常只有性能、功耗、速度或面积要求超过APR工具的能力时，才会转而使用定制设计工具与流程。

　　为了实现最佳性能与周转时间，工程师们会使用采用先进可控制式自动化技术的工具，更快速且更事半功倍地建立定制数字设计。包括先进的电路图导向版图(SDL)流程，这个流程运用具备高度可架构性、不依存于制程的参数式单元技术与器件层floorplan工具，提供实现最佳效能与密度所需的速度与控制，而不必改变设计风格或牺牲成果质量。

　　工程师们运用继承自电路图的联机而自动产生飞行线(flight lines)，然后使用内建的规则导向交互式绕线器，手工配置关键网络的线路，以满足超过2GHz的严苛频率速度要求。在这种效能水平下，个别网络的绕线对于环境以及与其他绕线、网络甚至层别之间的互动会很敏感。为了平衡这些元素，设计团队必须与设计环境中所有元素互动。手工绕线时，设计团队可以安排路线、萃取与评估关键网络以实现绝佳时序，然后加以修改，直到获得所需值。

图1. 飞行线显示链接，并导引规则导向的手工绕线

　　迎接新一代定制数字设计的挑战

　　尽管定制版图与手工绕线作法能够满足效能需求，却越来越难在合理期间内完成新一代定制数字区块。

　　随着设计益趋庞大而且复杂，版图设计人员遭遇严重的绕线问题，并发现自己是在一片未知领域中设计绕线通路，必须放弃密度以便使越来越庞大的区块中的手工与点对点自动化绕线作业获得妥善的管理。虽然设计团队仍然能够达成能效目标，却常常要付出增加面积的代价，这在讲究成本的市场上不能令人满意。此外，完成设计所需的时间也远远超过单一版图所需时间。

图2. OpenAccess中的相互操作性

　　随着设计团队转移到40nm制程以满足日增的效能需求，挑战也水涨船高。对于手工绕线与既有的自动化定制绕线解决方案而言，在这个制程中，模块变得过于庞大 (太多互连线)，而且设计规则也太先进。没有任何大规模定制绕线器能够提供先进制程所需的深亚微米DRC-clean与DFM-aware绕线技术。

　　刚开始的时候，设计团队尝试使用混合式流程，使用版图编辑器像以前一样以手工进行关键网络的绕线工作，然后运用APR支持先进DRC规则的数字绕线器来完成非关键网络。很不幸地，不断地换用多种工具降低了生产力。无论个别步骤的效率有多高，定制与数字设计领域还是无法密切配合。此外，这个方法并非交互式的，会导致团队损失层次与连接数据。自动化绕线器多半会反复执行部分精心绘制的关键网络的绕线，需要广泛的手工校对，甚至要绕线器重复作业。因此，设计团队要花6个星期时间反复作业，才能够获得可接受，却不是最佳的结果。

图3. 绕线器辨识障碍然后绕线

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      即便是在非关键网络，只要不妨碍反复作业的能力，自动化绕线都能够提高设计团队的生产力。而且，目前还无法呈现部分预先绕线与导引APR工具所需的精密间隔限制。所以，反而导致定制模块中不良的寄生效应，需要耗费人力的手工重新绕线与多次冗长的重新执行。

      虽然自动化通常可以提高生产力，但是现在却使困难的制程变得更冗长，因为设计人员无法控制结果。事实上，对已经全部完成绕线的版图中关键网络的手工校对，通常比用手工从头开始绕线还要花费更多时间。设计团队得到一个结论，为了以更短时间实现最佳结果，需要能通过可控制式自动化而维护层次、连接与设计完整性的异质环境。

　　相互操作性节省时间

　　标准组织Silicon IntegraTIon Initiative(Si2)提供电子设计自动化(EDA)工具专属的可相互操作数据库，称为OpenAccess(OA)，近年来已经成为定制设计的标准。OA有一项鲜为人知的功能OA Run Time Model(OA-RTM)，可在OA上执行作为EDA工具专属的内存模型(in-memory model)。这表示，完全不同的工具可在同一时间、设计数据的同一内存代理上操作。运用OA-RTM的众多供货商的工具都可以如同单一供货商所提供的工具一般顺畅地配合作业。

　　运用OA-RTM，Pyxis Technology的全新高效能定制绕线器能够在Laker定制版图环境中作业。这个极大容量定制数字绕线器已经通过客户验证，能够在45nm和以下制程建立DRC-correct、DFM-aware的绕线；能够执行所有阶层的绕线而且是渐进式的，这表示，不必改变手工建立的既有关键网络。执行定制 IC版图系统时，设计人员能够选择芯片面积，并且让整合式绕线器在这个限制条件下执行所有网络的绕线。强迫特定绕线通路的端口以及障碍 (blockages)、变更与固定和既有的绕线全都由绕线器来辨识，不必数据转换或者将数据储存到磁盘。

图4. 交互式环境实现假设性分析

　　运用这种具备相互操作性的解决方案，设计团队能够运用自动化定制IC版图系统与SDL方法，如同以前一样地建立版图。晶体管层的绕线由版图工具来执行，如同关键网络一般。或者，定义关键网络绕线的预先配线(pre-wires)可由版图编辑器来定义。以阶段式执行绕线，从关键网络开始，然后按照执行排序群组(阶层化)，或整个区块，都只需几分钟时间即可一气呵成。

　　设计团队也能够充分运用定制绕线器的内建萃取与时序引擎，快速回馈寄生参数与样本时序。这样，工程师们能够判断绕线拓扑何时“已经足够好”了，以免布线过度。而且，这种定制流程的速度与可控制性非常实用，能够快速评估版图元素的放置，以实现最佳结果。绕线器也能够新增“虚拟填充(dummy fill)”(冗余金属，通常插入至版图中以提高数据密度，实现一致化与平坦化)，帮助找出可能的破坏性寄生效应，以确保晶圆厂设置的虚拟充填不会导致意外问题。

　　结合这些功能与高度自动化的定制版图系统，设计团队与EDA供货商合作，建立了能够执行快速、反复“假设性”分析同时使版图与绕线优化的解决方案。由于能够反复地绕线、萃取、分析时序、修改与验证，设计团队能够降低实现更高效能目标所需的设计费用，同时也缩减功耗与面积 – 而所需时间远比以前单一版图所需的时间更短。

　　测试结果

　　涉及关键、高效能区块的特定测试以前需要6个星期的时间，才能够获得可接受的解决方案。这种区块的效能需求与面积和功耗需求互相冲突，非常难以圆满成功。为了确认绕线器的效能，既有的绕线会被移除。在版图编辑器中打平设计，整个区块会在几分钟内被自动绕线。模仿标准流程，会快速产生额外版本，在其中以手工运用版图编辑器进行关键网络的绕线，然后运用自动化绕线器来实现剩余网络。在自动化绕线程序中，不会改变任何关键网络，也不会有任何DRC违反。

　　刚开始的观念验证之后，设计团队证明一致的结果，通常需要3到6个星期才能够完工的大型、高效能定制数字区块，现在只需1个星期即可建立起来。这表示，设计团队可以腾出更多时间投入使定制区块的效能、面积与功耗优化的工作，最终让产品实现更高价值。