Cache，为STM32L5提速助力（一）-电子工程世界

ICACHE概览

ICACHE 的控制和维护

ICACHE 的功能框图

Hit-under-Miss，减少失效延迟

ICACHE 的功能框图

ICACHE 的结构和参数

Cache line refill

Critical-word-first，提高对外部memory的缓冲效率

关键字：Cache STM32L5 功能框图引用地址：Cache，为STM32L5提速助力（一）

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ADC简介及功能框图讲解

ADC简介 STM32F103系列有3个ADC，精度为12位，每个ADC最多有16个外部通道。其中ADC1和ADC2都有16个外部通道，ADC3一般有8个外部通道，各通道的A/D转换可以单次、连续、扫描或间断执行，ADC转换的结果可以左对齐或右对齐储存在16位数据寄存器中。ADC的输入时钟不得超过14MHz，其时钟频率由PCLK2分频产生。 ADC功能框图讲解学习STM32开发板上的外设时首先要了解其外设的功能框图，如下：功能框图可以大体分为7部分，下面一一讲解：电压输入范围 ADC所能测量的电压范围就是VREF- ≤ VIN ≤ VREF+，把 VSSA 和 VREF-接地，把 VREF+和 VDDA 接 3V3，

[单片机]

ADC简介及<font color='red'>功能</font><font color='red'>框图</font>讲解

ARM高效C编程和优化--编译器，内存和Cache优化以及功耗管理

上节主要介绍在资源受限的ARM设备上，在各种类型的操作系统上的选择，在C语言编程角度，如何构建代码才能更好的指导编译器compiler进行优化，诸如数据对齐data alignment，数据类型data type的选择，C语言函数调用的参数传递方式，以及编译器对结构体和数组的基本处理方式，下节则主要介绍编译器的使用规则，如何指导编译器进行合理的优化，以及系统级的NEON优化，从cache使用到系统功耗控制等。关键字：ARM Cache 系统优化 C语言效率功耗控制系统架构编译器 efficient NEON C编译器并非无所不知简单地说, C编译器并不能根据程序员的代码就完全理解程序员的真实意图，而且通常为了保证程序

[单片机]

ARM高效C编程和优化--编译器，内存和<font color='red'>Cache</font>优化以及功耗管理

ARM核920T性能优化之Cache

程序在执行过程中会频繁的运行小范围的循环代码，而这些循环又会对数据存储器的局部区域反复访问。 Cache同时使用了时间和空间的局部性原理。如果对存储器的访问受时间影响，在时间上有连续性，则这种时间上密集的访问被称为时间局部性访问；如果多次对存储器的地址访问相近，则这种空间上邻近的访问被称为空间局部性访问。一．存储层次：最顶层：存储层次的最顶层在处理器内核中，该存储器被称为寄存器文件。这些寄存器被集成在处理器内核中，在系统中提供最快的存储访问。一级存储：紧耦合存储器（TCM），一级cache和主存在这一级。二级存储：辅助存储器（辅助存储器），用来存储正在运行的较大的程序未被使用的部分，或者存放当前没有运行的

[单片机]

ARM核920T性能优化之<font color='red'>Cache</font>

【STM32H7教程】第24章 STM32H7的Cache解读（非常重要）

24.1 初学者重要提示学习本章节前，务必保证已经学习了第23章的MPU知识。本章是半年的实践经验总结，非常具有参考价值，而且是入门STM32H7的必学章节。 Cache的熟练运用需要不断的经验积累。对于初学者来说，可能无法一下子理解所有知识点，但是一定要的花时间多读几遍，随着后面章节的不断运用，认识会不断的深入。 24.2 引出问题当前芯片厂商出的M7内核芯片基本都做了一级Cache支持，Cache又分数据缓存D-Cache和指令缓冲I-Cache，STM32H7的数据缓存和指令缓存大小都是16KB。对于指令缓冲，用户不用管，这里主要说的是数据缓存D-Cache。以STM32H7为例，主频是400MHz

[单片机]

【STM32H7教程】第24章 STM32H7的<font color='red'>Cache</font>解读（非常重要）

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