加强ESD保护的技巧

　　图1

　　背景

　　现代电子设备(从LCD电视到手机)使用的很多芯片集都是采用130nm以下的工艺技术开发而成。这些技术的最低DC电压容差超过3.3V，所以ESD脉冲对这类器件的影响是毁灭性的。并且，“板上”或“片上”ESD保护要求已降至500V，远远低于8kV 现场要求的典型值。

　　因此，考虑到小型芯片集的弱点，电路板设计者不仅需要外部ESD保护，还需要确保它足够稳定。如先前的白皮书所述，在受保护的数据线路或I/O引脚上安装额定电压为8kV的ESD器件并不能保证在系统测试时芯片集本身会通过8kV的电压。

　　通常，ESD器件本身不会提供充足的保护，从而导致芯片集过早损坏。本白皮书提供了几点指导意见，设计者可以用它来加强板上ESD保护。

　　器件布置与布局

　　器件位置和布局对于让ESD保护器发挥最大效用具有至关重要的作用。为此，设计者最好了解各种寄生电感的板级效应。还特别介绍了电感，因为8kV ESD(即30A)时，仅1nH的电感就会通过关联在PCB迹线上产生30V的尖峰电压。

　　在决定ESD器件布局时，应该考虑4种寄生电感，即LESD、LGND、LIC和LPORT，其位置如图2所示。

　　图2

　　LESD和LGND能够提高箝位电压(或VIC)，而LIC和LPORT则对设计者有利。我们先介绍这2种有害电感。

　　LESD和LGND

　　有时，电路板布局不允许将ESD器件直接安装在PCB迹线上面。原因各异，但即使将ESD元件安装在距离受保护数据线路1厘米远的地方也可能会迅速转化为几十伏的电压。GND总线也一样。在某些设计中，ESD器件的GND必须穿过几个通孔，甚至采用迂回路线到达接地面。除了流经ESD器件的ESD电流产生的电压以外，这两种电感还会产生电压尖脉冲(即IPEAK×RDYNAMIC)。

　　下述简例说明了LESD和LGND对VIC的影响。在介绍该实例之前，应该指出的是，常见的PCB生产工艺为典型的微带迹线提供了约3nH/cm的电感(假定具有一定的宽度、厚度和介电常数)。

　　考虑到这一点，我们假设具有8kV ESD脉冲和动态电阻为1Ω的ESD器件。并且，我们来看看2种不同的布局，即布局A和布局B，其中LESD=LGND=1.5nH(各0.5cm)，LESD=LGND=3.0nH(各1.0cm)。

　　图3

　　因此，只需要将迹线长度(即LESD和LGND)从0.5cm增加到1cm就可以让将VIC提高75%。图3介绍布局B以及与各个元件有关的电压。

　　LIC和LPORT

　　很多ESD器件数据手册中经常提到让器件尽可能靠近ESD输入点。这样LPORT/LIC比就会尽可能得低(即LIC>>LPORT)。LPORT的电感未必会影响整体的ESD性能，但LIC的电感则肯定会影响ESD性能。

　　LIC的非线性会通过大幅削减IC电压来充当ESD脉冲的初始峰值电流的缓冲器。随着电感的降低(即ESD器件越来越靠近IC)，电压降也会不断减小，直到无法获得任何优势时为止。所以，将LPORT/LIC比降至最低以便利用PCB迹线的寄生特性对设计者最有利。我们所说的电压降如图4所示。

　　图4

　　利用LIC和LPORT是提升整体ESD性能的直接方法。然而，无论上述比值有多小，仍然有设计会过早地出现故障。换句话说，LIC未能为峰值ESD电流提供充足的缓冲。

　　有时候，采用先前的技术不足以为给定电路板设计提供最大限度的ESD保护。原因在于流经“片上”ESD结构的电流过多，并且在I/O短接至GND或VCC时被损坏。

　　图5有助于将它弄清楚，表明ESD器件和受保护的IC实际上共同承担了来自于ESD脉冲的电流负载。该数值(负迹线电感)对应于正ESD脉冲，其中保护器件吸收了大多数电流，但是它本质上是一个带有IC的电阻分压器。

　　图5

　　如图5所示，IC上的轨对轨二极管负责将剩余的或“允通”电流导入VCC(它一般会通过旁路电容器回到GND)。很难确定什么样的等效电阻适于为IC实现ESD保护，但是无疑比板上ESD器件高得多。

　　例如，如果将10Ω的电阻用于实现片上保护(RCHIP)，1Ω的RDYNAMIC用于外部ESD保护器，那么流经IC的峰值电流应该是：

　　为了帮助降低流入IC的峰值电流，可以将电阻器串联在外部ESD器件和IC之间，如图6所示。

　　图6

　　通过增加10Ω的缓冲电阻，就可以将流入IC的峰值电流降低约50%(如本例)。

　　很显然，电阻可以增加10Ω以上，从而进一步降低了允通电流。通常，最高电阻由应用要素决定。

　　还应注意，在将这种技术用于高速应用(如HDMITM和USB3.0)时更要小心。RBUFFER电阻器会干扰线路阻抗，使信号衰减的程度超出了2种标准合规性规范所规定的范围，但是精心的电路板设计可以抵消任何不良影响。尽管如此，电路板设计者还是应该将这种技术保存在工具箱内，并在电路板或在系统ESD等级降至要求以下时使用。

　　结论

　　如今，现代芯片集对ESD瞬变导致的损坏比以往任何时候都更敏感。由于小型工艺技术的原因，这些IC需要稳定的外部ESD解决方案以便经受住在系统ESD测试的考验。

　　本文介绍了4种电路板设计者可以用来优化ESD解决方案的策略或规程。

　　1. 缩短寄生“截断”迹线的长度或LESD。

　　2. 缩短GND迹线长度和/或减少使用的通孔数量以便缩短LGND。

　　3. 让特定设计上的LIC/LPORT比尽可能地小。

　　4. 如果1Ω-3Ω的电阻不够，则在ESD器件和IC直接添加缓冲电阻器。

　　所有这些方法均旨在降低流经IC的电压，以及限制片上ESD结构必须处理的电流。按照这些简单规则行事能够为电路板设计者提供更稳定、超出行业标准要求的ESD解决方案。