可由逻辑电平控制分频系数的分频器

最新更新时间:2014-03-14来源: 互联网关键字:逻辑电平  控制分频  分频器 手机看文章 扫描二维码
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可由逻辑电平控制分频系数的分频器

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混合逻辑电平的接口技术
摘要:介绍了3.3V和5.0V逻辑电平、RS-232C逻辑电平、LVDS信号的电特性,讨论了它们相互间的接口技术。 关键词:接口 逻辑电平 电源变换 在功耗低、体积小的便携式设备(蜂窝电话、PDA、笔记本电脑、数字相机等)的应用需求驱动下,越来越多的半导体器件采用低电压设计技术,很多半导体器件制造厂家纷纷推出3.3V和2.5V等一系列超低功耗集成电路。这样使很多低电压逻辑标准得以广泛应用。在新一代的银行终端、教育终端等产品的设计过程中,为了降低成本、保持与终端外设的兼容性,还需要在同一系统中采用许多不同逻辑标准的器件,因此在同一系统中不可避免地存在不同供电电压的模块。如何解决不同的逻辑电平信号间的接口问题,就成了硬件工程师面临
[应用]
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应用于倍频电路的预置可逆分频器设计
摘要:首先分析了应用于 倍频电路 的预置可逆分频器的工作原理,推导了触发器的驱动函数。并建立了基于simulink 和FPGA 的分频器模型,实验结果表明分频器可以实现预置模和可逆分频功能,满足倍频电路需要。   1. 前言   锁相环是倍频电路的主要实现方式,直接决定倍频的成败。传统的锁相环各个部件都是由模拟电路实现的,随着数字技术的发展,全数字锁相环逐步发展起来,全数字锁相环的环路部件全部数字化,通常由数字鉴相器、数字环路滤波器、压控振荡器以及分频器组成,全数字锁相环中的分频器要求模可预置且可根据实际需要进行可逆分频 。由于现有的电路均不能满足上述要求,本文首先采用simuink 和FPGA 开发了应用于倍频
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基于FPGA的数字分频器设计
1. 概述 随着集成电路技术的快速发展,半导体存储、微处理器等相关技术的发展得到了飞速发展。FPGA以其可靠性强、运行快、并行性等特点在电子设计中具有广泛的意义。作为一种可编程逻辑器件,FPGA在短短二十年中从电子设计的外围器件逐渐演变为数字系统的核心。伴随着半导体工艺技术的进步,FPGA器件的设计技术取得了飞跃发展及突破。 分频器通常用来对某个给定的时钟频率进行分频,以得到所需的时钟频率。在设计数字电路中会经常用到多种不同频率的时钟脉冲,一般采用由一个固定的晶振时钟频率来产生所需要的不同频率的时钟脉冲的方法进行时钟分频。 在FPGA的设计中分频器是使用频率较高的基本设计,在很多的设计中也会经常用到芯片集成的锁相环资源,如用Xil
[嵌入式]
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一种超低功耗5.8GHz双模前置分频器设计
基于目前流行的TSPC高速 电路 ,利用TSMC90nm 1.P9M 1.2V CMOS工艺设计了高速、低压、低功耗32/33双模前置分频器,其适用于WLAN IEEE802.1la通信标准。运用Mentor Graphics Eldo对该 电路 进行仿真,仿真结果显示,工作在5.8GHz时功耗仅0.8mW,电路最高的工作频率可达到6.25GHz。 关键词:双模前置分频器 单相时钟 高速度 低功耗 0 引言 随着移动通信技术的迅速发展,对 射频 电路的高速、低功耗要求日益增长。基于锁相环(PLL)结构的频率合成器是收发机前端电路的重要组成部分,对为混频器提供纯净的本振信号,具有重要地位。在PLL中,压控振荡器(V
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逻辑电平开关电路
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<font color='red'>逻辑</font><font color='red'>电平</font>开关电路
智能手机的高性能小封装逻辑电平转换方案
近一两年来,在苹果公司iPhone手机的带动下,智能手机市场迅速扩大。智能手机等便携产品的一个重要特点是功能越来越多,从而支持更广泛的消费需求。但智能手机等便携产品内部用于支持不同功能的集成电路(IC)或模块的工作电压往往不同,如基带处理器和应用处理器电压一般在1.5 V至1.8 V之间,而现有许多外设工作电压一般为2.6至3.3 V,如USIM卡、Wi-Fi模块、调频(FM)调谐器模块工作电压为2.8 V,而相机模块为2.7 V。 图1:逻辑电平 转换 器应用示意图。 因此,智能手机等便携产品中的不同IC与外设模块之间存在输入/输出电压失配问题,要使这些器件与模块之间互相通信,需要高效的逻辑电压电平转换
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2.4GHz动态CMOS分频器的设计
1 引言   分频器是锁相环电路中的基本单元.是锁相环中工作在最高频率的单元电路。传统分频器常用先进的高速工艺技术实现。如双极、GaAs、SiGe工艺等。随着CMOS器件的尺寸越来越小,可用深亚微米的CMOS工艺制造高速分频器。由于CMOS器件的价格低廉,因而高速CMOS分频器有着广阔的市场前景。笔者给出1种利用O.6μvmCMOS工艺制造的2.4GHz动态前置双模分频器,该分频器的最高输入频率可以达到3GHz。 2 分频电路的结构   锁相环及前置分频器的结构如图1所示。VCO的输出直接与分频器第1级÷2电路相连,这是整个分频器中频率最高的部分,也是最难设计的部分。接着信号进入÷4/5双模前置分频器,该部分电路的频率仍然较
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