解决RTL层面的仿真和功耗优化，西门子EDA的道与术

智能驾驶辅助系统ADAS是智能汽车技术普及的关键点，ADAS让智能汽车能够感知世界，独立思考，并迅速作出反应。那对于设计者来说，ADAS的功耗该如何评估呢？如何在特定的时间周期内精准的计算功耗，又如何根据计算出来的功耗数据进行调整，进一步降低系统的功耗。

现在芯片的技术和工艺不断演进，功耗分析也成为设计很重要的一环，EDA厂商们一致认为shift-left是一个好的方式，在设计早期比如RTL阶段就开始进行功耗分析，而不是等到整个系统的网表都准备好才开始进行。针对ADAS的功耗评估，西门子EDA的虚拟平台Veloce HYCON和硬件仿真平台Veloce Strato+有足够的容量和精准度来容纳用户实际的设计和验证场景。同时可以结合Veloce PowerApp+ PowerPro进行RTL层面的功耗优化。

具体来看，通过采用HYCON Run Fast模式可以快速地找到ROI的时间窗口，使用Run Accurate模式可以得到精准的功耗数据和总线行为。通过CR-1，Capture Ratio=1的采样精度，采集Activity Database，同时结合PowerPro，进行精准的功耗计算和分析。

另外，值得一提的是，功耗优化不仅仅取决于RTL层面，软件也起到了至关重要的作用，西门子EDA的Veloce Codelink可以给用户带来更多的软件角度的洞察力，可以通过软硬件协同调试的手段进一步地分析和调整功耗。

8月31日，西门子EDA线上研讨会将为您介绍针对 RTL 之上实际 ADAS 软件的功耗评估解决方案，扫描下方二维码即可报名。

随着芯片的规模和复杂度越来越高，对芯片的验证要求越来越高。在芯片开发生命周期的所有阶段——包括架构、设计、综合、集成和物理设计阶段，都可能会引入设计错误。如何更有效地完成芯片所有功能的验证成为最大的挑战。

确实，基于RTL仿真是一个很好的验证方法，它可扩展、易于学习和设置，但是在仿真中要找到问题的根本原因（如聚焦测试参数、回溯激励以及精准找出问题信号）却是困难且费时的，此外，一些设计阶段的bug和特洛伊木马即使是设计最良好的测试平台也难以发现。因此，RTL仿真是必要的，但还远远不够。对于当下动辄数十亿甚至上百亿规模的芯片，RTL仿真工具需要不断提高其所支持的容量，减少仿真所需的时间，但仅靠改进验证方法和技术仍将无法解决芯片设计和验证之间的差距。

我们都知道一项疾病最好的治疗方案是预防，芯片也是，如果能将错误提前预防，则可以通过降低错误的密度来提高验证效率。为此，西门子EDA提出了“使用以意图为中心的深入洞察进行设计”，简称 “设计+意图”。在该方案中，西门子EDA的提议是将静态分析紧密集成到设计流程中，通过提高RTL质量来提升开发周期的一致性和加快验证收敛。

静态分析是一种非基于仿真的测试活动，它会分析RTL代码有无缺陷——从不符合规范到已知与设计错误相关的缺陷。由于其能在RTL代码完成后立刻执行分析，不需要搭建testbench，因此显著提高了验证调试效率。

针对验证的完备性，西门子EDA推出了Formal形式验证（包括收购的OneSpin）的解决方案；针对RTL仿真中无法发现的跨时钟域和复位域问题，西门子EDA推出了CDC/RDC的解决方案。这两种方案都是使用静态分析，即不需要搭建验证平台和编写用例，只需要配置脚本和约束，可以在RTL代码设计完成即可快速导入。

值得一提的是，验证方法通常只集中于确认设计功能是否正确，它们不关注于识别存在的计划外功能。但是针对具有开源性质的RISC-V应用程序，西门子EDA还推出了一些解决方案，以验证没有将计划外的功能添加到设计中。

9月7日，西门子EDA线上研讨会将介绍如何使用 Formal 的静态检查工具来完成代码的检查，包括语法和时序性检查，RISC-V 里非法代码识别，跨时钟域及复位域检查，扫描下方二维码即可报名。

随着算法复杂度越来越高，相应的芯片设计逐渐超过了人可以手工管理的范畴。RTL验证及重用成本增加，在不同频率或工艺下重复使同一RTL需要大量困难的修改，对QoR来说效率低下，同时设计从开始到完成并推出产品所花费的时间也会直接影响最终利润。为了简化并加快整个设计、验证流程，工程师们开始寻求在更高的抽象层级上进行设计。

高层次综合(High-Level Synthesis, HLS)将使用高级编程语言（C++/SystemC）所描述的运算结构转化为使用硬件描述语言（verilog/VHDL）所描述的RTL击电路模型，扩展了传统的设计流程，允许工程师在更高抽象层级进行硬件设计与验证，为硬件设计提供了一种新的、强大的方法。

除了将 C++/SystemC 与 HLS 一起用于创建 RTL 而不是进行手动编码，使用 HLS 的硬件设计与典型的 ASIC/FPGA 设计流程之间并没有什么不同。使用 HLS 的优势在于，它能从经过充分验证的 C++/SystemC 源代码快速生成无错误的 RTL，从而加快 RTL 的创建速度并减少验证时间。

在过去十年中，高层次综合 (HLS) 逐渐成为 ASIC 和 FPGA 主流生产设计流程所会采用的方法，因为它可以显著加快设计和验证速度。此外，有了西门子EDA 的 Catapult 这类工具，HLS 不再只是一种用于创建设计的孤立工具，而是提供了一个专注于设计和验证的工具生态系统。

9月14日，西门子EDA线上研讨会将讨论 HLS 的基本概念、工作流程与设计方法， 并解释使用 HLS 方法学所带来的优势，扫描下方二维码即可报名。

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