这些新型存储，有机会吗？

在高层次上，计算机体系结构有几个关键组件：CPU（由计算核心和互连组成）、内存（由高速缓存、主内存和硬盘驱动器组成）以及输入和输出硬件。虽然架构的所有部分对整体效率都很重要，但对于现代工作负载，主要的性能瓶颈是内存。

因此，近年来出现了一些重要的研究，试图在提高内存速度的同时尽可能保持功率效率。

在本文中，我们将讨论业界和学术界最近发布的三项内存公告，以评估该领域的进展情况。我们将从简要回顾内存技术开始，以强调 SureCore、兰开斯特大学、Western Digital 和 Kioxia 的新发展的重要性。

存储器大致可分为两类：非易失性和易失性。非易失性存储器可以通过数百万次电源循环来存储其内容。内存中的内容会一直保留，直到它们被有意擦除或覆盖。非易失性存储器的两个示例是闪存和 HDD。相比之下，易失性存储器在电源循环后会丢失其内容。两种常见类型的易失性存储器是 SRAM 和 DRAM。

虽然 SRAM 和 DRAM 都是易失性的，但 DRAM 通常速度较慢，因为它的实现方式。在 DRAM 中，每个位都使用电容器存储。由于电容器会失去电荷，除非在板上连续施加电位差，因此需要定期刷新 DRAM 以防止数据丢失。这种定期刷新会导致高延迟，从而导致内存变慢。

另一方面，SRAM 不使用电容器来存储数据。相反，它使用多个晶体管（称为 SRAM 单元）来存储位。可以使用位线和字线网格写入和读取 SRAM。

一个 SRAM 单元可以包含六个 MOSFET。位线和世界线用于将值写入单元格

要写入一个典型的 SRAM 单元，相关的位线根据所需的值分别被驱动为低电平或高电平，然后世界线被驱动为高电平。要从典型的 SRAM 单元读取数据，两条位线都被驱动为高电平，然后是世界线被驱动为高电平。这样，SRAM 就可以区分读取和写入操作。

SRAM 中的位线和字线控制对各个位的访问

对于智能手机等嵌入式和移动计算应用，设计人员使用 SRAM，它尽可能节能以延长设备的电池寿命。由于漏电流，功耗可以是主动的或被动的。在 SRAM 中，寄生电容导致电荷在存储器电路中进出移动，从而导致有功功率耗散。

一家名为 SureCore 的英国公司专门从事超低功耗嵌入式 IP 开发了一项名为Cascode Precharge Sense Amplifier (CPSA) 的专利技术。该公司声称这项技术可以显着降低 SRAM 上的主动和被动功耗。

CPSA 的工作原理是控制 SRAM 上的位线电压摆幅，该摆幅会因制造工艺而发生显着变化，从而降低功耗。虽然单个位线电压摆幅在 SRAM 上通常很小，但由于位线太多，所以总位线摆幅实际上占了 SRAM 上有效功耗的大部分。

最近对改进内存的研究也集中在非易失性存储上。兰开斯特大学的研究人员宣布成立一家分拆公司，以创建ULTRARAM，这是一种将闪存的非易失性与 DRAM 的性能和功耗优势相结合的内存技术。

ULTRARAM 利用构成 RAM 的半导体材料中的量子共振隧道效应。ULTRARAM 中使用的半导体化合物属于 6.1 埃系列，例如 GaSb、InAs 和 AlSb，它们特别适合高速设计。虽然量子共振隧穿背后的物理学非常复杂，但它基本上允许研究人员创建一种非易失性存储器，不会消耗太多功率，并且提供比 DRAM 更快的速度。

在 ULTRARAM 中，每个逻辑状态都存储在一个浮动栅极中。由于 6.1A 半导体的特性，浮栅可以在低电压下从高电阻状态切换到高导电状态。这些特性使它快速、节能且不易失。

单元密度是非易失性存储器的另一个非常重要的特性，因为它允许将更多单元装入同一区域并增加存储容量。3 月，Western Digital 和 Kioxia 公布了新的 3D 闪存技术的细节。在这项技术中，每个cell晶圆都是单独制造的，然后粘合在一起以最大限度地提高位密度。内存在垂直和横向上都被缩放以增加位密度，从而增加闪存的容量。

现代计算机是复杂的机器。现代设计具有多个内核、多级高速缓存、主内存以及复杂的多线程和预测机制，因此规模庞大且错综复杂。然而，几十年来，现代计算机架构师的基本目标基本保持不变：创造一台具有足够计算能力的机器，同时仍然具有高能效和可承受的价格。这些研究人员和公司希望通过创新不同的内存技术来达到这种平衡——无论是超低功耗 SRAM、ULTRARAM 还是 3D 闪存。