超牛的翻译官 - 大块头和小机灵IV

某发型如鸟窝，双眼朦胧，精神恍惚的男子抬起来头：“在吃了整整一个月方便面之后，这个设计代码终于写完了。接下来就要把这些蕴藏着我心血的代码放入……呃？放到哪颗FPGA内呢？让我瞧瞧，这颗新的FPGA看起来不错啊？小封装，低功耗，低成本（此处略去三千字），就选这颗ECP5了。可是我的代码如何放到这颗FPGA里面呢？”

背景音：“这时候你需要一个超牛的翻译官！”

“翻译官？吃西瓜不给钱的那个吗？”

---- 老子在城里下馆子都不给钱，吃你几个烂西瓜还给钱？

（图片来自网络）

我们可不需要日语翻译（手动捂脸），我们需要的是HDL语言的翻译官，高大上的名字就是synthesis综合器。

FPGA代码设计者使用的语言是HDL（Hardware Description Language硬件描述语言）。HDL有好多种不同的分类，常见的有Verilog，VHDL还有System Verilog等等。通过这些语言，设计者就能完成各种不同的功能开发。但是这些语言可不是大块头和小机灵所能直接理解的。所以我们必须先雇佣一个翻译官（综合器）把这些高级语言翻译成更为底层的描述语句。

“哦～原来我还需要找一个翻译官。有什么推荐的吗？”

“请看这里，我们为您准备了两位推荐的翻译官！翻译官S，行业资深精英男，出身豪门；翻译官L，新晋白富美，背景强大。他们都可以为您提供全面服务！”

“我可以两个一起选吗？”

“如您所愿～”

办公室里的灯光越发的昏暗了，同时伴随着一声声的惨叫。

高冷男声：“这段代码怎么写的？重复赋值，信号冲突。真是烂透了，给我重写！”

温柔女声：“这段代码发现错误。你调用了底层源语，但是你例化信号错误。请修改！”

高冷男声：“这段代码怎么写的？传递参数不存在。真是烂透了，给我重写！”

温柔女声：“这段代码发现错误。底层模块不能使用双向信号。请修改！”

“什么时候才能给我开始翻译啊，呜呜呜呜呜……”

男女声合唱：“没那么简单~ 就能找到~ 翻译好的结果~ 尤其是在~ 看到了那么多的错误~ 总是不安~ 只好重写~ 谁让你选择了开发这条路~~~”