前沿·深度 | 集成电路设计的“新思路”

A BRAND NEW IDEA OF IC DESIGN

一

在传统大规模集成电路设计时，设计者把整个电子系统集成在一个芯片中，微处理器、模拟IP核、数字IP核，存储器或片外存储控制接口，都被集成在单一芯片上，形成 一颗SoC上， 并使用同一种工艺制造。

由于芯片上的集成是基于2D集成技术， 作为功能单元的晶体管均位于同一个平面上，即 在晶圆平面上雕刻出纳米级的晶体管。

随着系统复杂程度的提高，芯片的面积也会越来越大，这直接导致芯片良品率的下降。另外，随着工艺节点逼近物理极限，摩尔定律也日渐式微，人们亟需找到新的方法来延续技术的发展，SiP与先进封装技术、Chiplet与异构集成技术相继出现，成为延续摩尔定律的良方妙药。

今天，我们再进一步，提出一个新思路，即以3D的视角设计集成电路。

同样以设计一颗SoC为例，我们不再把微处理器、模拟IP核、数字IP核，存储器或片外存储控制接口设计在同一个晶圆平面，而是把他们分别设计在不同的楼层(Storey)，然后再将这些楼层组合起来，形成一个完整的芯片，如下图所示。

从图中我们可以看出，每个 Storey 均有一层晶体管，并有多层布线将这些晶体管相互连接，不同的 Storey 之间采用TSV和RDL互连 (主要是TSV， RDL是在有些情况下， 为了上下 Storey金属互连 对齐时用到) 。

对于不同的Storey (楼层) ，可以采用不同的工艺节点制造，同一个楼层上的晶体管，需要采用同样的工艺节点制造。

传统设计集成电路的人可能会想， Storey 之间 的互连是先进封装要干的事情。在本文中，情况发生了一些改变：从集成电路 设计 一开始，就要从三维的角度考虑进行设计了。

因为集成电路设计离不开EDA工具，因此，“新思路”的难点其实在EDA工具这一块，这也可以看成是集成电路设计和先进封装设计的融合，而融合的起点在于 EDA设计工具的融合 。

二

在新的设计思路下，由于存在多个Storey，因此，除了考虑Storey之内的信号互连和布线，还需要考虑Storey之间的信号互连和布线。因此其网络互联和布线均是立体的，我们可称之为立体网络和立体布线。

因为目前还没有EDA工具能够支持多个Storey这类的设计，因此无法找到确切的图形来描述。下面两张图可暂且作为一个近似的描述：元器件位于空间的不同位置，其网络的互连是立体的。

三

Cubic IC 由于其结构中包含了多个器件层，因此其设计方法和思路与传统IC是完全不同的。

在传统IC的版图设计中，我们需要将不同的功能模块，按照2D的方式安排在版图的不同区域，如下图 所示为海思麒麟980的版图设计。

按照 Cubic IC 的设计思路，我们可以将麒麟980的版图设计沿着浅蓝色的虚线分割成四部分，然后再将它们分别安排到不同的Storey，虚拟叠加起来，如下图所示。

每一个 Storey 内部的设计和传统的IC设计相同，各个 楼层 Storey 之间，通过TSV和RDL相连接，在设计的过程中，需要进行整体规划和设计。

这样的话，芯片面积就减小为原有的1/4，并且由于采用了3D叠加方式，部分模块之间的互连距离更短，从而性能也会得到提升。

那么，最多可以叠加多少层呢？我们可以这么估算， Storey 叠加的层数越多，芯片的面积就越小，一直到芯片堆叠的总厚度和芯片的长或宽的数值相当，即形成一个立方体，这也是 立方体集成电路 Cubic IC名称的由来。

我们以一个指尖大小的 Cubic IC 为例，假设其长和宽各为10mm，采用 Cubic IC 的设计思路，如果每个 Storey 减薄到50um，那么最多可以堆叠到200层，形成一个立方体集成电路。

有人可能会问，形成立方体后，还可以堆叠更多吗？理论上讲是可以，但不建议，原因在后面讲述。

随着信号频率的升高，圆的半径会逐渐减小，圆的面积可能会小于芯片的面积，也就是说，即使在同一个芯片上，信号在一个时钟周期内也未必能够达到。

这时候，曾经在PCB板级系统出现的内存墙现象在单个芯片上也会出现。

如何能延缓甚至解决这个问题呢？就是向Z轴方向的空间发展。我们可以想象一个动态的过程，如果芯片内的晶体管总量保持不变，在向Z轴发展的过程中，XY轴是在不断缩小的，一直到Z轴的和XY轴相等，形成一个正立方体。这时候信号在整个芯片中 传输 能耗最小，芯片性能也会最佳。

当Z轴超越XY轴时，由正立方体逐渐变为柱状立方体，芯片整体的能耗不再降低反而会升高，性能也会下降，和我们的设计初衷是违背的。这也解释了上面我们 不建议Cubic IC 发展为一个柱状的立方体的原因。

为了能够精确地描述信号在一个周期内可在整个 Cubic IC 三维空间内传播的情况，我提出了一个 李特思空间 LITS 的概念。

四

李特思空间 LITS 是一个介于理想和现实之间的空间，严格来说是介于理想传输和现实传输之间的空间。

李特思空间 LITS 全称为：Li's Isochronous Transmission Space，李氏等时传输空间，简称为LITS，中文音译为“李特思空间”，也寓意着进行了特别的思考而得出的空间。这次，我把Li姓加上了，是因为我目前自认为是第一个提出并运用这个空间的，当然如果有人能证明他提出并运用这个空间更早，我自然也会拱手相让。

在了解李特思空间 LITS 之前，我们先了解一下曼哈顿距离和等时传输区域。

4.1 曼 哈 顿 距 离

曼哈顿距离 是由赫尔曼·闵可夫斯基所创立，用以标明两个点在标准坐标系上的绝对轴距的和。这位赫尔曼可不是别人，正是爱因斯坦的老师，那位创立了四维时空概念的闵可夫斯基。

曼哈顿距离的正式意义为，在欧几里德空间的固定直角坐标系上两点所形成的线段对轴产生的投影的距离总和。

在XY平面上，曼哈顿距离如下图所示，即A点和B点之间的曼哈顿距离为，两点之间的直线距离在X轴和Y轴投影之和。

在第三节中，我们讲到， 当信号在平面上传输时，信号在一个周期内可访问到的区域是一个圆。而实际情况并非如此，问什么呢？

因此，我们可以得出，在芯片中从A点到B之间的物理布线距离，实际就是曼哈顿距离。那么，在相等时间内，信号在芯片上向不同方向传播，可传输的距离范围就不是一个圆，那会是什么样的图形呢？

有一些特殊情况，例如芯片上的布线不完全遵循 曼哈顿距离布线，而是部分走了斜线，则传输的距离位于45度倾斜的正方形和其外接圆之间的区域。我们可称之为等时传输区域 Isochronous Transmission Area，可简称为ITA。

4.3 LITS 空 间

该空间占整个 Cubic IC 立方体的空间比为：

4/3(π-1)r³÷ (8 r³ )=0.36

这就是说，在一个虚拟的 Cubic IC 立方体内，有36%的空间是从实际等时传输到理想等时传输之间的空间。

这个空间的重要意义在于，在设计 Cubic IC 时，可作为在3D空间布局IP单元时的依据或参考。

下图所示为LITS空间的图形描述以及在 Cubic IC 不同截面的空间大小。

LITS空间在不同截面的大小（金黄色区域）

五

在晶体管层的下方是硅基底，其厚度大约为780~800um。 通过计算我们可以得出，上图中，有效功能体积所占的比例仅为芯片总体积的0.625%，还不到1%。

那么，如何提升 有效功能体积 所占的比例呢？目前常用的方法就是进行晶元减薄。

如果将晶圆减薄到100um， 有效功能体积所占的比例 为5%， 如果将晶圆减薄到50um，有效功能体积所占的比例为10%，如果将晶圆减薄到20um，有效功能体积所占的比例为25%，就此打住吧，因为20um可能是目前减薄技术所能达到的极限了。

通过晶圆减薄，我们使得有效功能体积占芯片总体积比例增加了40倍。如果依此去计算其功能密度，功能密度相当于增加了40倍。许多人正是从这一点上，认为通过先进封装和异构集成技术，还是可以延续摩尔定律的。

然而，事实上，这只是一种假象，不能因为功能密度的增加，就认为摩尔定律是可延续的。从摩尔定律提出的那一刻起，就注定了摩尔定律只是一个区间性的定律，最重要的原因就是摩尔定律曲线是指数增长的曲线，而以指数规律增长的曲线，在物理意义上都是不可持续的。

有了有效功能体积的概念，在设计系统时，从最小的功能细胞Function Cell到最大的大系统Giant System，都应该逐级剖析其有效功能体积，并最大可能地提高有效功能体积所占的比例。

六

七

首先， 所有的创新都会带来新的挑战，因此Cubic IC必然带来新的挑战！

8.1 设 计 的 挑 战

设计的挑战主要来自两点，1）对EDA工具的挑战，2）对设计人员的挑战。

首先，我们来分析一下 CIC 带来的EDA工具的挑战，从传统的IC 设计转为CIC设计，设计的复杂度会急剧提高。我们现在主流的集成电路，其晶体管上方的布线层可能多达十几层，如果以CIC的方式进行设计，其Storey可能有数百层，这样，组合起来，一个CIC，将会有数百层晶体管，其布线层更是多达数千层。现在看来，这对EDA工具的挑战是极大的。

同时， 为了增加工艺灵活性，CIC允许不同的Storey(楼层)采用不同的工艺节点制造，例如Storey1采用7nm工艺，Storey2采用5nm， Storey3采用14nm， Storey4采用28nm工艺 ...... 需要在一个项目中管理多种工艺节点数据， 也给EDA工具带来了挑战。

挑战的同时也带来了机遇，任何一家的EDA工具能在CIC上有所突破并首先占领市场，将成为未来集成电路设计业的霸主！

下面，我们分析一下CIC给 设计人员带来的挑战。

从上面第七节的描述我们得知，在7nm工艺下，指尖大小的1立方厘米尺寸的CIC，其集成的晶体管数量大约在2.5万亿~5万亿，随着工艺节点的缩小，加上CIC体积的增大，两种因素叠加起来，其晶体管数量可能超越100万亿，是现在主流芯片的一万倍，海量的数据如何处理，是带给设计人员和设备的重大挑战。

电磁干扰的问题，在 1立方厘米 中集成了 2.5万亿~5万亿 的晶体管，在功能密度极大化的同时，会不会带来 电磁干扰的问题 ，也是设计人员需要重点考虑的。

不过也不用过于担心 电磁干扰 问题是由于堆叠层数太多而引起的，以现在成熟的7nm工艺，芯片间的互连布线间距最小在20~40nm左右，而以目前最先进的减薄工艺，可将晶圆减薄到20~40um，通过混合键合后，上下层晶体管的距离约为20 ~40 um，可以看出，同一个Storey布线的间距和不同Storey的间距之间还有三个数量级(1000倍)的差别。因此，即使存在电磁干扰问题，也会先在同一个Storey出现，而解决方法和现在成熟的集成电路相仿即可。

8.2 制 造 的 挑 战

在负责产品设计的过程中，我非常重视和工艺人员的交流。尤其是包含有新方法和工艺的情况下。因为再优秀的设计，如果不能够制造出来，也只会是海市蜃楼，仅仅是看上去很美。

CIC是集成电路设计的新思路，必然包含新工艺和新方法，因此，能否制造出来是最为关键的环节。

首先是每一个Storey的制造，这和传统的IC制造方法并没有特别大的区别，最主要的区别是在每个晶圆上事先要将进行Storey之间互连的TSV制作出来。并且要保证不同的Storey之间互连的对准，如果由于结构原因，上下层Storey的TSV无法对准，则需要通过RDL来进行辅助对准。

然后，就是Storey之间的键合，现在有了混合键合工艺Hybrid Bonding，互连间距可以缩小到10um，相当于在1平方毫米可以多达10000个互连，在未来，Hybrid Bonding可支持每平方毫米100万个互连，这样的互连密度，是可以满足CIC的需求的。

8.3 散 热 的 挑 战

最后，我们来看看散热带给我们的挑战。

以CIC的思路去设计集成电路，必然会形成空间功能密度的极大化，而晶体管数量的剧增必然带来热量的增加，如何把这些热量散发出去呢？

首先，我们要相信，这个问题是可以解决的！

让我们先回顾一下芯片耗能和散热的历史。 在2001年的国际固态电子电路会议上，专家们曾经指出，如果芯片耗能和散热的问题得不到解决，到2005年芯片上集成了２亿个晶体管时，就会热得像“核反应堆”(1000℃)，到2010年时就会达到火箭发射时喷嘴的高温水平(3000℃)，而到2015年就会与太阳的表面一样热(6000℃)。

20年过去了，我们手机中的处理芯片晶体管数量已经达到了百亿级别，芯片的温度既没有像太阳表面一样热，也没有达到 火箭喷嘴的水平，更不用担心手里的握着“核反应堆”。目前 我们手机里的主要芯片晶体管数量都在100亿量级，是专家们曾经预测的50倍，依然可以稳定地工作，手机拿在手中，大多数时间我们甚至都很难感受到芯片发出的热量。 可见芯片工程师的智慧还是可以相信的。

九

在《基于SiP技术的微系统》一书中，我曾经写过这样一句话：”所有按照指数规律增长的曲线，从物理意义上来讲，都是不可持续的“。摩尔定律恰恰是按照指数规律增长的曲线，因此在物理意义上是不可持续的。

从而我们得出，即使Cubic IC成为现实，也是不可能延续摩尔定律的！

为此，我在书中提出了电子集成技术普遍适用的一条规律：”功能密度定律“，并预测了功能密度定律曲线， 如下图所示。

从曲线中我们可以看出，在电子集成技术发展的初期(1958~2020年) ，电子系统的功能密度随时间的变化是按照摩尔定律增长的，其曲线呈现指数增长趋势。随着摩尔定律的逐渐失效，其曲线逐渐平缓，但依然保持增长。

从长远来看，功能密度曲线是一条单调增长的波动曲线，随着新技术的不断涌现，在不同的历史阶段，其增长的斜率是不同的，甚至在某些特定的区间，可以以指数规律进行增长。

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