ARM公司发布“Osprey”A9内核竞争Atom

    处理器知识产权许可商ARMHoldingsplc已经成功开发出双内核Cortex-A9处理器设计(被称为Osprey)的两个实现。

    Osprey是40nm硬宏处理器，能够达到2GHz的时钟频率，是ARM公司开发的最高性能内核之一。该设计看起来非常类似TI公司有望在今年秋季出样的OMAP-4芯片，它将两个ARMCortexA9内核集成在单个IntelAtom内核空间范围内(参见三星、Intrinsity公司将ARM提升到GHz速率)。    

    Osprey至少在Intel改变其制造工艺之前会是Atom的有力竞争对手。它采用硬宏的形式，设计使用台湾台积电(TSMC)的40G40nm制造工艺技术制造。    

    Osprey硬宏分别针对功耗和性能作了优化，而针对性能的优化使得ARM处理器完全进入了高性能应用竞争领域。    

    “Osprey的目标除了性能还是性能。”ARM公司处理器事业部营销副总裁EricSchorn表示，“我们正在开拓新的市场，比如上网本(netbook)、智能本(smartbook)、移动互联网设备(MID)、电视和娱乐设备中的消费电子以及企业连网设备(比如打印机之类)。”    

    Osprey本身就是一个双内核处理器，但没有人能阻止许可获得方在裸片上放置多个内核，Schorn指出。虽然ARM仍在等待台积电公司生产出完整测试的芯片，这将在今年第四季度完成，但前面提到的两个设计已经可以用于许可，其IP可以在2009年第4季度发货。因此用户应能在2010年内生产出他们自己的SoC。    

    针对速度优化的实现适用于企业服务器、网络设备、打印机和其它要求时钟频率高达甚至超过2GHz的峰值性能应用。这种内核占用6.7平方毫米的硅片面积，在2GHz时钟频率下可以提供10000DMIPS运算能力，功耗约为1.9瓦。    

    针对功耗优化的实现适用于移动计算设备、智能电脑和要求800MHz到1GHz以上时钟频率的其它消费电子设备。它占用4.9平方毫米的裸片面积，在800MHz时钟频率时可以提供4000DMIPS运算能力，功耗0.5瓦。这两种实现都将采用台积电的40G工艺，并支持低漏电GL工艺选项。    

    上述设计包含一个固定大小的一级缓存，容量是32kB指令和32kB数据，另外还有一个二级缓存控制器，支持128kB到8MB的二级缓存空间。    

    Schorn声称，通过等效性比较，Osprey的规模在Intel公司采用类似40/45nm工艺技术生产的Atom处理器的1/3至1/4之间。ARM的Osprey还通过了嵌入式微处理器基准联盟的Coremark基准测试。

    RM介绍，这两个实现的性能都超过了工作在1.6GHz的AtomN270。针对功耗优化的实现可以在800MHz时钟频率时做到这一点，而针对速度优化的版本虽然工作在2GHz，但性能超出达2.5倍。    

    这个双内核设计中的每个内核都包含支持图像和多媒体处理的NeonSIMD引擎和浮点处理单元。“事实上，网络处理并不是Neon或浮点单元的强项。但当你使用硬宏时你必须作出一些艰难的选择。不过它具有经硅片验证和实现了的优势。”Schorn表示。    

    ARM推出这样的硬宏已经有段时间了，最早可以追溯到ARM922和ARM926。“ARM926具有一个可配置的缓存，并且越来越多地使用代工业务。这些代工厂自己提供低功耗、通用和高性能的多种工艺节点，因此目标数量有所增加。”Schorn表示，“但正像我们现在看到的那样，节点变化在减少，缩短硬宏生命期的目标数量又在增加。我们希望一次工程能实现多次许可。”    

    Cortex-A9的最早采纳者、ARM公司的半导体合作伙伴已经用低功耗工艺实现了这种处理器内核，Schorn指出。“许多合作伙伴使用低功耗工艺，因此我们不准备重复我们的合作伙伴已经做过的工作。低功耗与无线通信很有关系。这种高性能内核另辟溪径，功效可达Atom的4至5倍。”Schorn表示。    

    Osprey硬宏不包含图形处理器，但有趣的是将要出带的测试芯片包含。“在双Osprey测试芯片上集成了MALI-400多媒体处理器和MALI-VE视频引擎。”Schorn透露。    

    同样，Osprey内核不包含Intrinsity公司的Fast14技术，但这种技术被三星公司用于时钟频率1GHz以上的Cortex-A8处理器的实现。“Intrinsity公司的这种Fast14技术非常神奇，已被应用于Cortex-A8，但Osprey实现没有采用。不过未来肯定不会弃之不用的。”    

    Osprey确实包含了其它ARM低功耗处理器设计中使用的时钟选通和低功耗设计技术。如果管线中没有指令，主处理单元是不消耗功率的。设计还使用了6个独立的电源岛以管理性能不作要求时的漏电功率。整个管线可以被关闭，同时SRAM数据保持不变，以实现可能的即时加载。缓存侦测单元和二级缓存控制器单元也能被独立控制。    

    Schorn最后总结道：“这与过去的工作已经有天壤之别。通过与合作伙伴的优势互补，可进一步扩展ARM架构的应用范围。”