EDGE手机基带处理设计的几种实现方法评估

　　在无线市场上，EDGE协议已迅速为业者所接受，EDGE手机设计中支持多时隙传输、多种调制解调器/语音编译码器是基带处理面临的最大挑战。如何以高性能价格比方式实现EDGE的基带部分并占据最小的PCB面积最小？目前有几种实现方法，本文将对这些方法的技术优缺点和风险进行评估，中国手机设计工程师和手机芯片设计工程师应予以关注。

　　EDGE通常称为2.5G的规范，并且被人们看作向3G系统过渡的标准，诸如宽带码分多址(W-CDMA)。通过实现EDGE协议，目前北美的时分多址(TDMA)移动通信系统和全球通(GSM)系统的开发者可以设计具有384Kbps数据率的手机。这使得一个小小的手机同时满足话音通信、因特网接入以及多媒体内容的要求成为可能。开发EDGE基带手机的工程师们将会面对一系列设计上的挑战。具体来说，在开发EDGE无线手机的基带部分时，工程师要遇到很多难点和新的设计方法问题。

　　目前的解决方案

　　为了详细地评估EDGE无线手机设计的基带结构，首先研究一下当前TDMA手机设计采用的基带结构至关重要。图1中标明的TDMA基带部分可以分成七大块。第一块包括射频(RF)到基带的接口。从基站到移动台间的下行传输链路中，RF信号以最小奈奎斯特速率进行数字化。在上行链路中，处理过程则相反，来自数字信号处理器(DSP)的数字化取样信号被转化为模拟信号。

　　第二块包括配备ROM、RAM的DSP芯片，以及协处理器。在这些组件中，DSP是基带模块的核心，它执行多种与协议物理层对应的计算强度要求高的功能

　　为突出该DSP的重要性，在处理一个对MIPS要求高的数字信道(DTC)时，应该对该组件的主要任务进行检测。在TDMA设计中，处理一个DTC接收时隙过程中，DSP首先进行“粗同步”，以寻找该时隙中的SYNC字。这样做是为了建立粗略的时间基准、频率误差和自动增益控制(AGC)的设置。接着处理器执行“精确同步”，建立均衡器的定时标志和初始信道系数。如果该信道传输有很大延迟，则采用一个微分检波器或均衡器对P/4微积分相移键控(DQPSK)信号进行解调。

　　该DSP接着将进行数字确认色标编码(DVCC)以及低速访问控制信道(SACCH)的序列解码。DVCC是一个确认收到正确的基站信号的参数。SACCH是在同一个时隙内作为话音信号或快速访问控制信道(FACCH)发送的低速控制信息。然后，进行话音/FACCH分离和解码。这些功能与传输端完成的交织和信道编码相对应，表现为时间分散性和误码率(BER)。

　　DSP还进行语音解码、回波对消、语音编码、SACCH信道编码/交织、语音/FACCH编码和交织，以及脉冲群格式化(burst formatting)。在脉冲群格式化阶段，数据位和其它数据块，如SYNC、SACCH和CDVCC将被格式化以便占据324位IS-136时隙中的正确位置。

　　在TDMA设计中，如果工程师们用一个协处理器进行一部分信道解码，他们可以把所需的5MIPS减少到大约2MIPS。此外，要注意一些较小运算项也需要消耗额外的MIPS，因此一个第二代IS-136 DSP需要大约37MIPS的处理能力。

　　在基带设计中，DSP由一个微处理器辅助工作，它被用来优化决策导向码(decision-directed code)并且感知、控制外部事件。此嵌入式处理器提供DSP的接口层、Layer2和Layer3协议，以及用户接口软件。IS-136需要的处理能力要求微处理器工作在10MHz左右。

　　其它各模块简介

　　音频接口是传统TDMA基带结构的另一模块。这个接口包括8kHz语音编码、滤波器和放大器。音频接口之后是功率管理模块，它支持的主要功能有电池充电及监控、全部基带电路和RF的电压调节器、开机控制、LED驱动器以及振荡器。

　　TDMA蜂窝电话基带部分的最后模块专用于存储。首先是快闪存储模块，存储所有微处理器编码。典型的IS-136手机需要16Mb快闪存储空间，这取决于所支持的应用软件。然后是静态存储器(SRAM)模块，用作缓存、寄存器和中间存储器。该存储模块在TDMA手机设计中占2Mb空间。

　　目前基带的集成功能大部分由三个集成芯片和若干分立元件实现。最主要的集成芯片实现方式有两种：一种是所有模拟功能集中在一个芯片上，DSP和微处理器集成在另一个芯片上，存储器件则在最后的集成芯片上(图2)；另一种是射频RF接口、音频接口、DSP和微处理器都在一个芯片上，存储模块在第二块芯片上，电源管理功能在最后一块芯片上实现(图3)。

　　这两种实现方式各有其优点和缺点。在第一种设计中，其主要的优点是将模拟功能组合到一个单一芯片上，通过将所有的模拟功能捆绑在一起，容易应用先进的技术工艺。其缺点是要求DSP放在一个单独的芯片上，因此，设计者需解决RF接口和DSP之间以及音频接口和DSP之间的联接线。这将占据PCB的布线空间、增加额外噪声并在驱动这些线上的电容时产生功率损耗。

　　在第一种实现中,功率管理功能也是一个问题，其功率管理功能是和附加电路结合在同一个IC上的。这会引起封装设计中的散热处理问题。最后一点，工作在IS-136子帧速率下的固定电压调节器会在音频电路中引起噪声。

　　第二种设计同样也有长处和短处。好的方面，就是它能很好地将RF接口、DSP和音频接口的连接做在同一芯片上。通过单一芯片上的这种功能组合，设计人员可以改善PCB的布线空间以及这些模块间的信息传递。差的方面，就是模拟电路和数字电路合在同一芯片上。因此，实现该功能的芯片会存在布局和隔离问题。而且，由于模拟电压的变化落后于数字电压，这种拓扑结构不利于工程师采用先进的数字工艺。

　　按EDGE规范要求设计

　　回顾了当前的蜂窝电话设计之后，我们就可对从当前的TDMA设计向EDGE设计转化的几种方法进行评估。我们不是直接谈具体的设计细节，而是首先根据设计方法学进行思考，然后过渡到算法、硬件和软件方面，从而确保最优的解决方案。

　　为提高数据速率，EDGE协议采用8PSK和多时隙传输技术。另外，为了得到移动电话全球漫游时所需的载波，EDGE手机必须支持850MHz的AMPS、工作于850和1900MHz频段的IS-136以及在900、1800、1900MHz频段工作的GSM和EDGE。无线手机基带部分必须支持FM、DQPSK和GMSK调制解调器以及IS-136、GSM和半速率语音编码器。

　　对设计者而言，支持多时隙传输和多种调制解调器/语音编译码器是一个棘手的问题。多时隙传输导致处理量增大。事实上，早期的评估认为，EDGE电话将需要今天的2GIS-136产品2到5倍的处理能力，具体是多少取决于特定的运算等级。随着调制解调器和语音编码器数量的增加，设计者面临的挑战是如何以高性能价格比方式实现EDGE的基带部分，而且占据的PCB要最小。

　　尽管这些设计很困难，工程师们仍在努力探索以开发EDGE移动手机。在这些产品开发的过程中，大概有三种EDGE设计开发方法。每种方法都从系统设计和潜在风险两个方面进行探究。

　　方法之一

　　在方法一中，为保持可复用的优势，工程师们依然沿用开发目前TDMA手机的方法。采用这种方法，可以使用同样的硬件和软件平台。唯一的不同是要加强这些平台以满足EDGE的需要。

　　EDGE及其应用将会影响图1所示的大部分模块，但是这里的讨论只限于一些比较重要的模块，我们从DSP MIPS的需求谈起。

　　如前所述，EDGE设计必须支持多时隙容量来传输数据。因为最初的EDGE手机大约不会支持全双工的传输，需要考虑高达12级的操作处理，这意味着总共需要5个时隙(4个接收时隙和1个发送时隙)。

　　为计算系统接收模式工作所需的MIPS数量，工程师们必须增加为同步、均衡和信道解码所需的DSP MIPS。当这些功能组合在一起时，接收模式下EDGE基带结构将需要15个DSP MIPS。

　　然而，这个计算并未考虑到用于8PSK的均衡器，否则由于其高速数据率情况会更复杂。同样，将会有八种不同的信道编码模式，它们可以根据信道质量进行切换。其结果是，一个时隙的DSP MIPS总数接近20MIPS，因而全部四个时隙需要80MIPS。

　　在发送端，所需的DSP MIPS量可以通过加上完成信道编码和脉冲群格式化所需的MIPS计算出来，总量为1MIPS。

　　当发送和接收MIPS的需求合并时，12级操作的MIPS总量为81MIPS(80MIPS用于接收，1MIPS用于发送)。加上额外的用于控制编码的MIPS开销，设计者或许需要将近100MIPS。如果设计者选择一个较低MIPS的DSP，他们将需要占用一部分处理能力，比如让一个协处理器完成Viterbi解码和均衡器的Viterbi部分的运算工作。

　　额外需要

　　除了增加DSP的MIPS需求，方法一还需要扩大存储空间并提高微处理器的处理能力。这个问题我们从ROM和RAM的需求谈起。

　　在存储器方面，一个IS 136调制解调器/语音编码器合并需要20kw(kwords)的ROM空间。数字控制信道、AMP以及表格和系数还需要另外20kw。然而，在EDGE设计中，设计者必须再增加两个调制解调器：GMSK和EDGE调制解调器以及语音编码器(AMR)。因为8PSK调制解调器和AMR语音编码器都非常复杂，设计者应期望EDGE基带设计总体上需要60到80kw的ROM空间。因此，方法一描述的EDGE基带所需的总DSP ROM数为100到120kw。至于RAM的大小，设计者需要为EDGE系统的附加功能提供大约7kw的附加RAM。因此，总的DSP RAM需求量大约为14kw。

　　由于2.5G速率增大了数据处理量，控制软件需要在所有不同的标准和操作模式下进行切换，工程师需要运用比IS-136速度快3到4倍的微处理器。因此，微处理器必须工作于30到40MHz。他们还需要另一个13MHz或其整数倍的系统时钟以支持GSM手机的工作。

　　也必须增加快闪和静态存储器以便支持方法一。快闪存储器必须从32Mb扩大到64Mb以支持语音和数据存储功能。另一方面，静态存储器要从4Mb增加到8Mb。两种存储器必须支持脉冲群模式和页面模式，以保证与30到40MHz的微处理器时钟同步。

　　方法之二

　　当设计者从方法一前进到方法二时，必须上升一个思维高度，重新考虑算法、硬件和软件的划分。在这种方式下，设计者必须依靠高级虚拟设计来考虑问题。他们必须使用能够通盘考虑系统需求并给出最优划分的建模工具。这些工具将完成RF、基带和呼叫处理仿真，并且要提出EDGE系统的行为模型。这样，设计者就可以得到软、硬件的最好结合。硬件可以和ASIC、DSP以及LPGA(激光可编程门阵列)结合为一体，从而在芯片大小、运行速度和灵活性方面实现最好的整体解决方案。ASIC和LPGA用于高速数据率任务，而DSP则完成低速率的、需要许多决策点的算法任务。

　　方法二为设计者带来一些好处。它使设计者能够建立定制的硬件以用于运行许多并行的任务，其性能优于DSP。典型情况下，DSP用大负荷的总线与存储器和算术逻辑单元通信，该方法将消耗基带结构中的大量处理能力。而采用方法二，设计者可以拥有一个定制的数据路径处理器，允许数据以最小的负荷从一个并行操作转到另一个并行操作，而且没有指令提取的开销。

　　将来，建模工具可能会升级到可以满足系统要求，能够方便地给出硬件和软件的划分及其实现、PCB布局与布线、机械封装和电话形状因子，甚至可开列材料成本单。遗憾的是，拥有这样功能的建模工具还要等上几年的时间。

　　方法之三

　　要想采用方法三，工程师需要根据全新的方法和结构进行思考。方法二解决了寻找最佳软、硬件结合的问题。方法三除了这种优化之外，工程师们必须努力寻找解决任何系统都存在的基本问题，即硬件执行速度快但不灵活，软件运行灵活但性能要打折扣。

　　该领域的研究目标就是让硬件和软件一样灵活，在运行时能以纳秒级的速度进行变换。另外，硬件将随时被优化以适应其上运行的特定软件，减少功率损耗、PCB空间，并建立一个适应多种应用的平台。这是一项全新的技术，我们可以为它起个名，比如可重构逻辑(RL)和自适应逻辑。

　　方法三由大量的带有可编程连接和分布式存储器的可编程逻辑模块组成，再加上一个运行RTOS的微处理器，它可在特定的时刻给出特定的硬件结构。其结构可以在微观或宏观上进行调整。微观调整包括产生连续不同的硬件，使其无论为均衡、信道解码，还是在接收时隙特定时刻的语音解码都要优化。宏观调整则意味着硬件可被手机经销商或是运营商重新组装，把IS-136电话改成GSM电话甚至EDGE电话，或改装后以最时尚的方式运行不同的应用软件。

　　风险评估和结论

　　随着工程师开始采用新方法进行EDGE设计，评估其相关的设计风险非常重要。只有这样，他们才能为其应用选择最好的设计方法。

　　方法一的风险最小。因为硬件和平台没有改变，工程师知道他们所面临的挑战和设计问题。另外，这种方法产生的基带结构对大批量生产工艺是成熟和友好的。

　　当设计者从方法一转到方法二，风险开始增大。在方法二中，基本平台有所改变，迫使设计者研究和实现新的设计方法，并且会遇到可能的制造问题。另外，方法二采用的建模工具还远未达到成熟或完美。到目前为止，工程师采用方法三将面临最大的风险。DSP和ASIC界花了将近20年的时间才发展到今天的成熟水平。而且，有大量的固件和软件公司支持业界主导的DSP商。RL市场是一个新兴工业，它拥有年轻的从业人员和新技术。因此在转到方法三以前，工程师们必须考虑该技术的成熟性和稳定性，以及开发这些技术公司的生产能力。

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　　方法之一

　　在方法一中，为保持可复用的优势，工程师们依然沿用开发目前TDMA手机的方法。采用这种方法，可以使用同样的硬件和软件平台。唯一的不同是要加强这些平台以满足EDGE的需要。

　　EDGE及其应用将会影响图1所示的大部分模块，但是这里的讨论只限于一些比较重要的模块，我们从DSP MIPS的需求谈起。

　　如前所述，EDGE设计必须支持多时隙容量来传输数据。因为最初的EDGE手机大约不会支持全双工的传输，需要考虑高达12级的操作处理，这意味着总共需要5个时隙(4个接收时隙和1个发送时隙)。

　　为计算系统接收模式工作所需的MIPS数量，工程师们必须增加为同步、均衡和信道解码所需的DSP MIPS。当这些功能组合在一起时，接收模式下EDGE基带结构将需要15个DSP MIPS。

　　然而，这个计算并未考虑到用于8PSK的均衡器，否则由于其高速数据率情况会更复杂。同样，将会有八种不同的信道编码模式，它们可以根据信道质量进行切换。其结果是，一个时隙的DSP MIPS总数接近20MIPS，因而全部四个时隙需要80MIPS。

　　在发送端，所需的DSP MIPS量可以通过加上完成信道编码和脉冲群格式化所需的MIPS计算出来，总量为1MIPS。

　　当发送和接收MIPS的需求合并时，12级操作的MIPS总量为81MIPS(80MIPS用于接收，1MIPS用于发送)。加上额外的用于控制编码的MIPS开销，设计者或许需要将近100MIPS。如果设计者选择一个较低MIPS的DSP，他们将需要占用一部分处理能力，比如让一个协处理器完成Viterbi解码和均衡器的Viterbi部分的运算工作。

　　额外需要

　　除了增加DSP的MIPS需求，方法一还需要扩大存储空间并提高微处理器的处理能力。这个问题我们从ROM和RAM的需求谈起。

　　在存储器方面，一个IS 136调制解调器/语音编码器合并需要20kw(kwords)的ROM空间。数字控制信道、AMP以及表格和系数还需要另外20kw。然而，在EDGE设计中，设计者必须再增加两个调制解调器：GMSK和EDGE调制解调器以及语音编码器(AMR)。因为8PSK调制解调器和AMR语音编码器都非常复杂，设计者应期望EDGE基带设计总体上需要60到80kw的ROM空间。因此，方法一描述的EDGE基带所需的总DSP ROM数为100到120kw。至于RAM的大小，设计者需要为EDGE系统的附加功能提供大约7kw的附加RAM。因此，总的DSP RAM需求量大约为14kw。

　　由于2.5G速率增大了数据处理量，控制软件需要在所有不同的标准和操作模式下进行切换，工程师需要运用比IS-136速度快3到4倍的微处理器。因此，微处理器必须工作于30到40MHz。他们还需要另一个13MHz或其整数倍的系统时钟以支持GSM手机的工作。

　　也必须增加快闪和静态存储器以便支持方法一。快闪存储器必须从32Mb扩大到64Mb以支持语音和数据存储功能。另一方面，静态存储器要从4Mb增加到8Mb。两种存储器必须支持脉冲群模式和页面模式，以保证与30到40MHz的微处理器时钟同步。

　　方法之二

　　当设计者从方法一前进到方法二时，必须上升一个思维高度，重新考虑算法、硬件和软件的划分。在这种方式下，设计者必须依靠高级虚拟设计来考虑问题。他们必须使用能够通盘考虑系统需求并给出最优划分的建模工具。这些工具将完成RF、基带和呼叫处理仿真，并且要提出EDGE系统的行为模型。这样，设计者就可以得到软、硬件的最好结合。硬件可以和ASIC、DSP以及LPGA(激光可编程门阵列)结合为一体，从而在芯片大小、运行速度和灵活性方面实现最好的整体解决方案。ASIC和LPGA用于高速数据率任务，而DSP则完成低速率的、需要许多决策点的算法任务。

　　方法二为设计者带来一些好处。它使设计者能够建立定制的硬件以用于运行许多并行的任务，其性能优于DSP。典型情况下，DSP用大负荷的总线与存储器和算术逻辑单元通信，该方法将消耗基带结构中的大量处理能力。而采用方法二，设计者可以拥有一个定制的数据路径处理器，允许数据以最小的负荷从一个并行操作转到另一个并行操作，而且没有指令提取的开销。

　　将来，建模工具可能会升级到可以满足系统要求，能够方便地给出硬件和软件的划分及其实现、PCB布局与布线、机械封装和电话形状因子，甚至可开列材料成本单。遗憾的是，拥有这样功能的建模工具还要等上几年的时间。

　　方法之三

　　要想采用方法三，工程师需要根据全新的方法和结构进行思考。方法二解决了寻找最佳软、硬件结合的问题。方法三除了这种优化之外，工程师们必须努力寻找解决任何系统都存在的基本问题，即硬件执行速度快但不灵活，软件运行灵活但性能要打折扣。

　　该领域的研究目标就是让硬件和软件一样灵活，在运行时能以纳秒级的速度进行变换。另外，硬件将随时被优化以适应其上运行的特定软件，减少功率损耗、PCB空间，并建立一个适应多种应用的平台。这是一项全新的技术，我们可以为它起个名，比如可重构逻辑(RL)和自适应逻辑。

　　方法三由大量的带有可编程连接和分布式存储器的可编程逻辑模块组成，再加上一个运行RTOS的微处理器，它可在特定的时刻给出特定的硬件结构。其结构可以在微观或宏观上进行调整。微观调整包括产生连续不同的硬件，使其无论为均衡、信道解码，还是在接收时隙特定时刻的语音解码都要优化。宏观调整则意味着硬件可被手机经销商或是运营商重新组装，把IS-136电话改成GSM电话甚至EDGE电话，或改装后以最时尚的方式运行不同的应用软件。

　　风险评估和结论

　　随着工程师开始采用新方法进行EDGE设计，评估其相关的设计风险非常重要。只有这样，他们才能为其应用选择最好的设计方法。

　　方法一的风险最小。因为硬件和平台没有改变，工程师知道他们所面临的挑战和设计问题。另外，这种方法产生的基带结构对大批量生产工艺是成熟和友好的。

　　当设计者从方法一转到方法二，风险开始增大。在方法二中，基本平台有所改变，迫使设计者研究和实现新的设计方法，并且会遇到可能的制造问题。另外，方法二采用的建模工具还远未达到成熟或完美。到目前为止，工程师采用方法三将面临最大的风险。DSP和ASIC界花了将近20年的时间才发展到今天的成熟水平。而且，有大量的固件和软件公司支持业界主导的DSP商。RL市场是一个新兴工业，它拥有年轻的从业人员和新技术。因此在转到方法三以前，工程师们必须考虑该技术的成熟性和稳定性，以及开发这些技术公司的生产能力。