台积电VLSI研讨会发表了多篇先进制程论文

晶圆代工厂台积电今（6）日宣布将在日本举办的2019年VLSI技术及电路研讨会（2019 Symposia on VLSI Technology & Circuits）发表新兴存储器、二维材料及系统整合技术研究论文。

技术研究副总经理黄汉森表示，对VLSI研讨会亮点展示公司论文、受邀阐述研究成果感到无比荣幸。论文均是公司研究人员及年轻优秀工程师的心血结晶，台积电将持续实现技术领先的承诺，对未来持续提供优异技术很有信心。

根据台积电提供资料，分别在存储器、先进制程与先进封装上各有领先技术发表。存储器部分，该篇论文中陈述台积电所开发的焊锡回焊（Solder Reflow）能力的22纳米eMRAM技术，该技术可在封装过程中承受焊锡高温，且制造过程中预存的存储器数据不会在高温封装过程中流失。相较28纳米嵌入式快闪存储器，具备焊锡回焊能力的22纳米eMRAM大幅减少所需增加的光罩层数，写入数据速度与可靠度也高度提升。

       台积电表示，该技术适用于需要保留预存数据的产品，如可穿戴、物联网设备。同时，论文指出，若不需具备焊锡回焊能力，可望更大幅降低eMRAM写入数据功耗及读取时间，并维持非挥发性，如低耗电机器学习推论处理器皆可受惠。

       另外，在先进制程上，主要发表3纳米及更先进制程晶体管微缩技术，因晶体管电子流通的信道需要更短、更薄，以确保良好的开关闸行为，进而衍生二维通道材料的研究。为此，台积电发表“直接使用信道区域选择性CVD成长法在SiOx/Si基板上制造的40nm信道长度上闸极WS2pFET的首次展示”论文，展示出使用二维材料二硫化钨（WS2）进行大量生产的可能性，有助于量产未来晶体管的研究方向。

       其他2篇亮点论文则以整体系统层次出发，借由小芯片（Chiplet）组合建构出系统，而非个别晶体管的方式来解决微缩的挑战。不同于系统单芯片（SoC）将每一个组件放在单一裸晶上，小芯片可将不同功能分散到不同的制程技术生产的个别微小裸晶，拥有灵活、合格率更佳及节省成本的优势。不过，台积指出，为达到与SoC相当的性能，小芯片必须通过密集、高速、高带宽的连结来进行彼此沟通。

       7纳米部分，台积电以“适用于高性能运算的7nm 4GHz Arm核心 CoWoS 小芯片设计”为题的论文详细介绍CoWoS先进封装解决方案中的7纳米双小芯片系统。每个小芯片内运作频率4GHz的Arm核心以支持高性能运算应用，小芯片之间通过台积电独特的Low-voltage-In-Package-INterCONnect（LIPINCON）技术作链接，数据传输速率达8Gb/s/pin，并拥有优异的功耗效益。

       最后，台积电也针对先进封装发表“3D多芯片与系统整合芯片（SoIC）的整合”论文，揭露完整的三维（3D）整合技术，此项系统整合芯片解决方案将不同尺寸、制程技术、以及材料的已知良好裸晶直接堆栈，凸块密度与速度高出数倍，同时大幅减少功耗。而系统整合芯片组能利用台积电的整合型扇出（InFO）或CoWoS的后端先进封装技术来进一步整合其他芯片，打造强大的“3D X 3D”系统解决方案，颇有向英特尔叫阵味道。

       除亮点论文外，台积电也表达对高通发表的“7纳米移动系统单芯片、5G平台技术及设计共同开发支持PPA与可制造性”论文做出的贡献，介绍高通骁龙TMSDM855行动SoC及采用7纳米FinFET技术的全球第1个商用5G平台。

       VLSI技术及电路研讨会是微电子领域中顶尖的年度国际会议，将于6月9日至6月14日在日本京都举行，此次邀请台积电发表论文，共同探讨今年研讨会的主题──“将半导体推向极限，实现无缝联结新世界”。