工艺节点迁移背后这项不可忽视的经济成本难题待解

在半导体产业进步的背后存在着这样一个金科玉律——摩尔定律。从1965年提出至今，摩尔定律已普遍适用逾50年之久。根据摩尔定律，大约每18到24个月就会建立一个新的工艺节点。从一个节点到另一个节点，晶体管尺寸越来越小，因此设计人员可以在单位芯片面积上集成更多晶体管，从而提高整体计算能力。

图1 近50年来，摩尔定律一直保持其相对稳定性

工艺节点从最初的微米级到纳米级，甚至是当前最先进的3nm制程，工艺节点的竞争已经进入“白热化”状态。就市场玩家来看，先进工艺竞争的龙头大厂，只剩下台积电、三星和英特尔，以及中国大陆的中芯国际。

为什么挺进先进制程的玩家寥寥无几？究其原因，飙高的技术难度和研发成本是两大主要门槛。

技术方面自不用说，随着制程的进一步缩小，芯片制造的难度已经快接近理论极限了。在这里，我们主要探讨成本方面，更小的尺寸意味着对设计和制造设备以及芯片材料等都有更为苛刻的要求，为了克服技术门槛，芯片企业每年需要投入数亿、数十亿美元的研发经费。那么，工艺节点迁移的真实成本究竟有多高？

根据市场研究机构International Business Strategies（IBS）的数据，从 65nm 的2850万美元研发投入到16nm的1.06亿美元再到5nm的5.42亿美元，至于更加先进的3nm芯片的研发成本，3nm芯片的设计费用约达5亿～15亿美元，兴建一条3nm产线的成本约为150亿～200亿美元。

图2 图源IBS

随着工艺节点的演进，除了设计、制造方面飙升的成本备受关注之外，其实，还有一项常被人忽视的巨额成本——EDA成本。

每出现一个新的工艺节点，即需针对新的设计约束创建新的设计规则（下图3）。现有的EDA软件工具可能会受到影响，或者可能需要新的工具/流程。例如，为了在对芯片性能进行特征提取时准确解释金属的寄生效应，或者为了分析器件环境以捕获应力对每个晶体管特性的影响，或者为了将一个密集层适当地分割成两个或多个掩模进行多次曝光，就需要更多的设计规则。而为了预测光刻和化学机械抛光(CMP)等工艺中制造限制的影响，则需要更多的可制造性设计(DFM)分析。

图3 随着节点迁移，物理和电路验证以及DFM优化方面的设计要求也显著提高

这些新的或更严格的约束会影响设计流程的很多部分，而且常常需要为设计人员提供新的工具和培训。它们通常还会增加新节点上从概念设计到流片所需的总时间，同时计算量

也会大幅增加，因此需要更多硬件以及更高的功耗和散热要求，最终必然导致成本增加。

此外，每个设计团队的工作量增长也不仅局限于计算。转向先进工艺时，随着设计越来越复杂，模拟/定制和数字实现所需的设计人员数量也会增加。国际知名EDA大厂Mentor的数据指出，过去五年来，由于节点转移而导致IP设计员工增加近 50% 已并非罕见现象。

然而，市场总是希望能够以更省钱的方案实现工艺节点迁移。在工艺节点迁移的过程中，权衡所有这些因素，如何才能就所使用的软件和硬件做出最佳决策？对此，Mentor为你解答，点击这里下载白皮书查看详细信息。