飞腾发明待测试时序器件筛选方案 有效提升芯片设计效率

随着数字集成电路系统的复杂性不断增加，电路设计复杂度也不断提高。对于系统级芯片而言，组成SOC的功能模块的种类和数量也不断增加，系统中各个模块之间的数据交互也越来越复杂。

我们知道，在芯片设计过程中，需要基于设计要求来确定具体的器件。然而，例如编译器等设计工具基于设定的设计要求能够遍历出许多个满足该要求的器件，为了从中确定满足当前设计要求且符合后端设计的最适合器件，需要对遍历得到的多个器件进行大量的筛选测试过程，这个过程中，将耗费大量的设计时间和设计测试成本，不仅降低了芯片设计效率，而且增加了芯片设计周期。

为解决该问题，飞腾在2021年5月26日申请了一项名为“芯片设计方法、装置、设备、可读存储介质以及程序产品”的发明专利（申请号：202110579520.2），申请人为飞腾信息技术有限公司。

在该专利中，发明了一种高效率的待测试时序器件的筛选方法，可以提高芯片设计的效率。根据该专利目前公开的相关资料，让我们一起来看看这项技术方案吧。

如上图，为该专利中发明的芯片设计方法的流程示意图，首先，通过编译器确定满足约束条件的M个候选时序器件，M为大于1的整数。以时序器件为例，其中包含有存储器，针对存储器的约束条件包括存储器的容量、端口类型等，因此，约束条件可为该存储器目标应实现的容量以及端口类型。

其次，基于时钟周期、时序器件的建立时间和保持时间，利用时序分析条件，对M个候选时序器件进行筛选，以从中确定满足时序分析条件的N个待测试时序器件，N为大于或等于1且小于M的整数。在时序分析条件的筛选过程中，通过编译器获取该候选时序器件不同工艺角下的建立时间和保持时间，例如，在利用编译器基于约束条件遍历得到候选时序器件之后，获得该候选时序器件的建立时间以及该候选时序器件的保持时间。

最后，对N个待测试时序器件进行最终筛选过程，以确定最终时序器件。确定最终时序器件包括：对于N个待测试时序器件中的待测试时序器件，基于待测试时序器件的参数进行测试过程以确定最终时序器件，参数为：形状参数、面积参数、时序参数、功耗参数等。

如上图，为该方案中的时序示意图，在对于时序器件的静态分析过程中，通常需要评估时序器件的建立时间裕量以及保持时间裕量。其中，时序器件的建立时间裕量表示在时钟信号到来之前数据保持稳定不变的时间，如果时序器件的建立时间不够长，数据将不能在这个时钟跳变沿被打入时序器件。

由此，在进行静态分析过程中需要计算时序器件的建立时间裕量以及保持时间裕量以确定该时序器件是否存在时序违例，如果存在违例则可能需要通过更改设计或约束、降频等方式来进行修正，以使得时序器件满足静态时序分析要求。

而该专利中的方案，能够基于时钟周期、时序器件的建立时间和保持时间，利用时序分析条件，对由编译器确定的多个候选时序器件进行筛选，从中筛选出满足时序分析条件的待测试时序器件，由此排除了不满足时序分析条件的时序器件并避免了对此类时序器件的测试过程。

以上就是飞腾发明的芯片设计方案，该方案主要可以完成满足时序分析条件的待测试时序器件的筛选，由此排除了不满足时序分析条件的时序器件并避免了对此类时序器件的测试过程，从而实现提高芯片设计的效率，缩短芯片设计周期。