TMS320C6701控制多片AD9852的接口

　　对AD9852内部控制寄存器可以进行并口或串口的读写操作。因为AD9852的串口传输速率最大仅为10MHz，而并口传输速率可达高达100MHz，为了提高DSP对AD9852的控制速度，本系统采用了并行接口方式，三片AD9852的8位数据总线同时占用DSP数据总线的D0～D7位，它们的6位地址总线同时点用DSP地址总线的A2～A7位。由于AD9852器件没有片选输入信号。需要利用DSP的写信号/AWR、片选信号/CE0和高位地址数据线的第A21～A20位，并由EPLD对其进行译码要成WRB NO.1、WRB NO.2和WRB NO.3写信号，分别控制三片AD9852器件的写信号WRB，该写信号负责把数据总线上的数据写入到AD9852的I/O缓冲寄存器中数据总线上数据写入到AD9852的I/O缓冲寄存器中进行缓存，这样就实现了片选不同AD9852芯片目的。

　　TMS320C6701还控制EPLD产生三片AD9852需要的复位信号RESET和外部更新时钟EXT I/O UPDATECLK。为了使三片AD9852和EPLD之间系统时钟同步，它们的外部参考时钟REFCLK由同一个50MHz的温补晶振提供。[page]

　　3 三片AD9852同步工作的关键技术

　　为了实现三片AD9852输出信号波形相位同步，必须保证所有的AD9852芯片在同一个系统时钟节拍下工作，每个AD9852的系统时钟之间的相位误差应该最大不超过一个周期。AD9852内部系统时钟形成原理图如图2所示。AD9852有关分或单端两种参考时钟形式，它们既可以直接形成系统时钟，又可以通过参考时钟倍频器倍频后形成系统时钟，选择哪种参考时钟和是否通过参考时钟倍频器倍频可由用户根据需要自行设置；异步的外部更新时钟经过边沿检测电路后与系统时钟同步，形成上升沿，触内部控制寄存器更新内容。从上述分析中可以看出，只有三处AD9852芯片参考时钟同步，才能避免它们系统时钟彼此之间不同步。下面介绍影响三片AD9852芯片同步工作的几个关键信号。

　　3.1 参考时钟信号

　　实现多片AD9852芯片同步的首要要求是每个AD9852的输入参考时钟之间必须有最小的相位差。本系统要求用一个时钟信号源产生四路相干时钟分别分配给EPLD和三片AD9852，这给保证时钟信号的驱动能力和信号完整性带来了难度。本系统的解决办法是将温补晶振产生的信号首先传送到一个零延迟时钟驱动芯片CY2305的输入端，再由该芯片输出四路同步时钟信号，其中一路时钟直接供给EPLD，其它三路时钟分别输入给三个MAX9371芯片，此芯片把输入的单端LVTTL电平时钟转化成差分LVPECL电平时钟后，再分别输入给三片AD9852芯片。为了使输入到每个AD9852的参考时钟信号的延迟时间保持一致，需要采用蛇形差分对的走线方法精心布线，使参考时钟PCB走线距离相同。本系统AD9852的参考时钟之所以采用差分输入模式，是因为它不仅可以抑制时钟信号上的共模噪声，而且它还具有最小的率和更短的上升和下降时间（小于1ns）。

　　3.2 更新时钟信号

　　在对AD9852进行控制编程时，写入AD9852的数据首先被缓存在内部的I/O缓冲寄存器中，不会影响到AD9852的工作状态；只有当AD9852的更新时钟信号的上升沿到来时，触发I/O缓冲寄存器把数据传送给内部控制寄存器以后才改变AD9852的工作状态。更新时钟信号的产生有两种方式，一种是由AD9852芯片内部自动地产生，用户可以对更新时钟的频率进行编程来产生固定周期的内部更新时钟；另一种是由用户提供外部更新时钟，此时AD9852 I/O UD引脚为输入引脚，由外部控制器提供信号。

　　在同时定改三片AD9852内部的频率和相痊控制寄存器的过程中，为了防止因数据建立和保持时间的原因而出现编程信息传输错乱，使AD9852的输出信号失去同步，本系统使用由EPLD提供的同一个外部更新时钟信号。若使用AD9852内部更新模式，尽管可以简化系统设计，但因为AD9852内部时钟频率较高，会受到AD8952接口速率的限制，使AD9852的控制时序不易控制。对外部更新时钟信号的PCB布线同参考时钟的要求一样，必须使它的上升沿同时到达每片AD9852.