基于DDS+PLL高性能频率合成器的设计与实现-电子工程世界

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频率合成器是决定电子系统性能的关键设备，随着通信、数字电视、卫星定位、航空航天、雷达和电子对抗等技术的发展，对频率合成器提出了越来越高的要求。频率合成理论自20世纪30年代提出以来，已取得了迅速的发展，逐渐形成了直接频率合成技术、锁相频率合成技术、直接数字式频率合成技术三种基本频率合成方法。直接频率合成技术原理简单，易于实现，频率转换时间短，但是频率范围受限，且输出频谱质量差。锁相频率合成技术(PLL)具有输出频带宽、工作频率高、频谱质量好的优点，但是频率分辨率和频率转换速度却很低。直接式数字频率合成技术(DDS)的频率分辨率高、频率转换时间快、频率稳定度高、相位噪声低，但目前尚不能做到宽带，频谱纯度也不如PLL。低相位噪声、高纯频谱、高速捷变和高输出频段的频率合成器已成为频率合成发展的主要趋势，传统的单一合成方式很难兼顾上述各项性能指标，达到现代通信系统对频率合成器的要求。本文采用DDS和PLL相结合的方法，设计一个应用于(GSM 1 800 MHz系统中的频率合成器，其中输出频带为1 805～1 880 MHz，分辨率为200 kHz，相位噪声为-80 dBc／Hz＠1 kHz，频率误差为5 kHz，杂波抑制大于50 dB。

1 电路设计

1．1 设计原理

DDS直接激励PLL的频率合成技术，与单纯的PLL技术相比，作为参考源的DDS具有很高的频率分辨率，可以在不改变PLL分频比的情况下，提高PLL的频率分辨率，而且采用DDS激励PLL设计方法的电路结构简单，所用硬件少，通过合理设计环路滤波器可以较好地改善因PLL倍频作用而恶化的相位噪声。系统原理框图如图1所示。

图1中，fref是参考信号，一般由高稳定度的晶体振荡器产生，用于保证DDS各个部件的同步工作。fDDS取代原有的晶振作为锁相环(PLL)的激励源，其输出fDDS频率取决于频率控制字K。频率合成器的输出由VCO提供，PLL芯片中电荷泵的输出由低通滤波器(LPF2)产生，用于控制VCO的输出频率。DDS中K和PLL的分频比可以通过单片机中的控制程序加以改变，从而实现频率合成。

VCO输出信号频率与DDS输出信号频率之间的关系为：

式中：fref为DDS的时钟频率；K为DDS的频率控制字；M为DDS相位累加器字长；fref／2M为DDS的频率分辨率；△fmin为频率合成器输出信号的频率分辨率。由此可见，以DDS为激励源，只要相位累加器的字长取得足够大，频率合成器就能得到较高的频率分辨率。

1．2 电路实现

如图1给出的原理框图所示，整个频率合成器由DDS和PLL两个功能模块实现。

1．2．1 DDS电路

DDS电路如图2所示，该电路由DDS、低通滤波器(LPF)和外部参考时钟源组成。电路中的直接数字频率合成器芯片AD9851是AD公司采用先进的DDS技术生产的高集成度DDS器件。它允许最高输入时钟180 MHz，同时提供可选择的片内6倍频乘法器，内置高性能的10 b数／模转换器，内含一个高速比较器。芯片具有简单的控制接口，允许串／并行异步输入控制字，采用32 b频率控制字，内部使用5 b相位调制字，外接参考时钟源时，AD9851可以产生一个频谱纯净、频率和相位都可以控制，而且稳定性非常高的正弦波。

本文采用单片机C8051F021实现对AD9851数据控制，改变AD9851内部编程控制寄存器所选的操作模式、相位累加器的位数、频率控制字，可实现各种不同频率信号的输出。外部参考时钟源选用30 MHz无源晶振，DDS输出信号的频率最高可达72 MHz。外部的低通滤波器用来滤除高频杂散和谐波。

DDS有一个很明显的缺点，输出频率越接近Nyquist带宽的高度，采样点数越少，其输出的杂散干扰也就越大。因此，必须在DDS芯片的正弦信号输出端加一个滤波器，以便有效地抑制谐波和杂散。本设计中采用七阶椭圆低通滤波器，该滤波器电路如图2虚线框内所示，其中R5，R6完成电流信号到电压信号的转换，其截止频率可达70 MHz。图3给出该七阶椭圆低通滤波器的正向传输特性，70 MHz截止频率衰减为-2．907 dB，带外衰减在84 MHz达到-35．749 dB，基本符合设计要求。

1．2．2 PLL电路

PLL电路如图4所示，该电路由性价比很高的锁相芯片ADF4113、滤波电路、VC0构成。设计中采用DDS输出取代原有的晶振，为GSM系统提供13 MHz的激励源，信道频率间隔为200 kHz，基准输入需经ADF4113中的基准分频器完成65分频。

ADF4113是ADI公司研制的数字锁相频率合成器，最高工作频率可达4 GHz，可用于无线射频通信系统的基站、手机、通信检测设备及CATV设备中。该芯片内部主要包括可编程的14位基准分频器；可编程双模式前置分频器：8／9，16／17，32／33和64／65；可编程的射频信号分频器；3线串行总线接口；模拟和数字锁定状态检测功能。该芯片具有良好的相位噪声参数，鉴相频率为200 kHz时，相噪基底为-164 dBc／Hz；输出1 840 MHz时，相噪可达-85 dBc／Hz。VCO选用Sirenza微波公司的VC0190-1843T，输出频率范围为1 740～1 930 MHz，具有良好的相位噪声特性，其独特的缓冲放大器设计，可减小频率漂移。

环路滤波器对频率合成器的性能有十分重要的影响，环路滤波器决定频率合成器的杂散抑制、相位噪声、环路稳定性以及捷变时间等重要参数。由于本设计采用ADF4113电流型电荷泵鉴相器，因此环路滤波器采用无源方式。鉴于本系统对跳频的切换时间要求不是很高，因此可以适当降低环路带宽，以确保系统稳定性。降低环路带宽还有助于滤除参考信号中的谐波成分。但环路带宽太小会增加建立时间和带内VCO相位噪声，由于带内噪声主要取决于参考信号引入的噪声，VC0相位噪声不是主要因素。该系统设计成三阶无源滤波器构成的四阶环路。图4虚线框给出三阶无源环路滤波器电路，根据系统对相位噪声和频率转换时间的要求，取环路带宽ωc=15 kHz，相位裕度为φ=45°。

2 电路仿真

采用ADISimPLL软件对该方案进行了仿真分析，图5给出仿真结果。可以看出，该频率合成器的相位噪声为-84．63 dBc／

3 结果分析

系统采用DDS直接激励PLL的设计方案，充分利用了DDS小步进、频率捷变快及PLL频带宽，工作频率高，频谱纯度高的优点，研制出满足GSM l 800 MHz系统指标要求的频率合成器。相位噪声的测量如图6所示，为-83．75 dBc／

4 结语

采用DDS激励PLL的频率合成技术，克服了宽带系统中DDS输出频率较低和PLL频率分辨率低的缺点。通过合理设计环路低通滤波器、相位噪声、环路稳定性等性能得到提高，并对电源采取滤波措施，以改善杂波抑制，最终设计出高性能频率合成器。

关键字：DDS PLL 频率合成器引用地址：基于DDS+PLL高性能频率合成器的设计与实现

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