一种基于NiosⅡ的可重构DSP系统设计

　　Nios II嵌入式系统设计流程

　　NiosII嵌入式处理器专为单芯片可编程系统设计而优化，是一种面向用户、可以灵活定制的通用RISC(精简指令集)嵌入式CPU。它采用Avalon总线结构通信接口，带有增强的内存、调试和软件功能，可采用汇编或C、C++等进行程序优化开发。NiosII具有32位指令集、32位数据通道和可配置的指令及数据缓冲。与普通嵌入式CPU系统的特性不同，其外设可以灵活选择或增删，可以自定制用户逻辑为外设，可以允许用户定制自己的指令集。由硬件模块构成的自定制指令可通过硬件算法操作来完成复杂的软件处理任务，也能访问存储器或NiosII系统外的接口逻辑。设计者可以使用NiosII及外部的Flash、SRAM等，在FPGA上构成一个嵌入式处理器系统。

　　完整的基于NiosII的SOPC系统是一个软硬件复合的系统，因此在设计时可分为硬件和软件两部分。NiosII的硬件设计是为了定制合适的CPU和外设，在SOPC Buider和QuartusII中完成。在这里可以灵活定制NiosII CPU的许多特性甚至指令，可使用Altera公司提供的大量IP核来加快开发NiosII外设的速度，提高外设性能，也可以使用第三方的IP核或VHDL来自行定制外设。完成NiosII的硬件开发后，SOPC Buider可自动生成与自定义的NiosII CPU和外设系统、存储器、外设地址映射等相应的软件开发包SDK，在生成的SDK基础上，进入软件开发流程。用户可使用汇编或C，甚至C++来进行嵌入式程序设计，使用GNU工具或其它第三方工具进行程序的编译连接以及调试。

　　单片DSP系统构架

　　本系统为单片DSP可重构系统，能完成数字信号处理方面各功能的操作。其中NiosII软件处理器主要完成人机交互和控制作用;FPGA的逻辑模块从NiosII处理器接收控制信号和数据后，完成相应的硬件功能。系统框图如图1所示，除了软核处理器NiosII外，存储器、I/O接口以及FIR数字滤波器、IIR数字滤波器、DDS等应用模块等均可作为外设嵌入在FPGA中。这样，整个DSP的数字信号处理部分全部集成在FPGA器件中，各模块受NiosII处理器的控制。NiosII处理器系统中有Avalon总线，它规定了控制器与从属模块间的端口连接以及模块间通信的时序。数字频率合成器(DDS)通过Avalon总线与Nios II处理器相连，能很方便地完成控制及数据传送。

　　在本系统中，FPGA采用Cyclone EPIC12，它有12060个逻辑单元(LE)和2个锁相环(PLL)，提供6个输出和层次时钟结构以及复杂设计的时钟管理电路。整个系统在NiosII处理器的控制下，可实现FIR、IIR数字滤波、快速傅立叶变换(FFT)算法、编/解码等功能，系统还能进行DDS功能模块设计，并构成具有数控频率调制、正交载波调制解调、数控相位调制等功能的信号发生器。系统中各功能模块的选择以及输出信号调制方式和频率的选择均可通过外接的按键自由选择。

　　系统硬件设计

　　系统的硬件系统包括FPGA、存储器和外围元器件3个部分。FPGA部分需要在SOPC Buider中设计，包含NiosII CPU核、内部时钟、Avalon总线控制器、连接NiosII核的下载和调试程序的JTAG_UART通信模块、DDS接口模块及DDS模块、FIR、IIR数字滤波器接口模块及功能模块、编/解码模块及接口模块、flash存储器模块等。各外设模块核通过在片上的Avalon总线与NiosII相连。为使具有DSP处理器功能的NiosII系统正常工作，在FPGA外围接有一些控制键，以调度各模块的应用。

　　建立Nios II嵌入式处理器系统

　　首先利用QuartusII建立项目工程，选用的目标器件为Cyclone EPIC12，用SOPC Buider创建NiosII组件模型，生成硬件描述文件，锁定引脚后进行综合与适配，生成NiosII硬件系统下载文件。然后建立NiosII嵌入式系统，从SOPC Buider组件栏中加入需要的各种组件：如NiosIICPU Core、定时器Timer、JTAG_UART、Avalon三态总线桥、键输入I/O口、Flash等。另外，为了实现NiosII处理器对EPCS Flash存储器的读写访问，还要加入一个EPCS Serial Flash Controller组件，通过此控制器将用于FPGA配置的SOF文件和CPU运行的软件一并存于EPCS器件中，以便大大简化硬件系统组成结构。为了保证所有组件的地址安排合法，要对各组件地址进行自动分配，最后进行全程编译，即进行分析、综合、适配和输出文件装配，以完成NiosII硬件系统的设计。

　　在NiosII硬件系统设计完成后，将配置文件下载到指定的FPGA中。通过SOPC Buider软件窗口，可进入NiosII DSK软件开发环境进行软件设计。

　　DSP处理器功能系统的建立

　　使用DSP Buider在FPGA上进行DSP模块的设计，可实现高速DSP处理。但是，在实际应用中，由于DSP处理的算法往往比较复杂，如果单纯使用DSP Buider来实现纯硬件的DSP模块，会耗费过多的硬件资源，有时也无法完成复杂的运算。在DSP算法中反复出现的一些运算，如复数乘法、整数乘法、浮点乘法等，在通用的CPU中都没有专门的相关指令。利用Nios II的自定制指令特性，在系统设计中，可利用MATLAB、DSP Buider或VHDL设计并生成复数乘法器、整数乘法器、浮点乘法器等硬件模块，在QuartusII环境中对上述文件作一些修正后，在SOPC Buider窗口中将它们定制为相应的指令，并可设定或修改执行该指令的时钟周期。在进行DSP算法运算时，可通过汇编或C，甚至C++来运用这些自定义指令进行嵌入式程序设计。

　　用MATLAB、DSP Buider设计的复数乘法器模型如图2所示，它完成了16位的复数乘法，虚部和实部的位宽都是16位，可以用一个32位的值来表示该复数。在设计中，NiosII为32位数据，正好可以放置2个复数。

　　要将这个复数乘法器硬件模块设置成相应的指令，还要进行以下操作：单击图标SignalCompiler对其进行转换，选择器件(用Cyclone)、选择QuartusII综合器，转换后使其生成SOPC Buider的PTF文件。退出MATLAB后，在QuartusII环境中对转换后所生成的复数乘法器的顶层VHDL文件进行修改。在SOPC Buider窗口中双击cpu项，进入指令加入编辑窗;单击Import按钮，进入加入模块文件窗口;单击Add按钮，打开顶层文件;单击Read port-list from files按钮，得到端口加入情况显示窗口;单击Add to System按钮，加入复数乘法器设计模块，将这个硬件模块设置成自定义的复数乘法指令comp。还可以修改该指令的指令周期。单击Generate按钮，进行SOPC生成。

　　另外，NiosII的外设是可任意定制的，NiosII系统的所有外设都通过Avalon总线与NiosII CPU相接。Avalon总线是一种协议较为简单的片内总线，NiosII通过Avalon总线与外界进行数据交换。在本系统中，采用Avalon Slave外设方式加入了自定制Avalon总线组件A/D转换接口模块、D/A接口模块，用于控制采样ADC的工作并控制高速DAC的波形数据输出。而自定义的Avalon总线组件DDS模块接口和DSP功能转换控制接口则用于NiosII CPU对DDS模块的控制及通过外部键盘来控制DSP功能的选择。

　　系统软件设计

　　指令生成并加入总线和各种需要加入的外设组件(如各类接口、flash等)后，对基于NiosII的SOPC系统进行编译并下载到FPGA中。在NiosII的硬件系统生成的同时，SOPC Buider帮助用户生成相应的SDK(软件开发包)。由于在硬件开发中的Nios CPU及其外设构成的系统是自定制的，存储器、外设地址的映射等都各不相同，需要专有的SDK，用户新定制的指令也必须修改原有的编译工具，这些都由SOPC Buider自动生成。

　　在生成SDK的基础上，可进入系统软件的设计。在这里，软件的开发设计与通常的嵌入式系统的开发设计相类似，唯一不同点在于这时面对的嵌入式系统是自己定制的、裁剪过的，因此，受到硬件的局限性会小些。可使用汇编、C、C++来进行嵌入式程序设计，使用GNU工具或其它第三方工具进行程序的编译连接以及调试。

　　比如，将复数乘法器硬件模块设置成相应的指令后，锁定引脚，全程编译。然后利用QuartusII编辑C程序进行测试。在FPGA中的Nios CPU中运行C程序。测试成功后，在DSP计算中遇到复数乘法就可以运用复数乘法指令。

　　DDS模块还是以硬件形式固化在FPGA中，可以根据需要，利用DDS设计出幅度、相位和频率调制器。

　　结语

　　这种将常用的硬件模块生成指令，软、硬件并存的设计方法在FPGA中可实现较复杂的DSP运算。整个系统除了ADC、DAC和控制选择键盘外，都可在1片FPGA可编程芯片中实现。还可通过Avalon总线自定义各种接口模块组件，提高整个DSP系统的灵活性，将软件的灵活性和硬件的高速性予以结合。