基于ＦＰＧＡ技术的新型高速图像采集

    摘要：介绍了以ＦＰＧＡ为核心芯片的高速图形采集系统，图形采集频率可达１３．５ＭＨｚ。在该系统中，还采用了ＰＨＩＬＩＰ公司最新推出的视频Ａ／Ｄ芯片ＳＡＡ７１１１，将电视信号转换成数字信号，并由ＦＰＧＡ作为控制器将数字信号存入２５６ＫＲＡＭ，以便ＤＳＰ芯片根据需要进行预处理，提取有用数据。

    关键词：ＦＰＧＡ Ａ／Ｄ 视频采集

    现代的图形采集技术发展迅速，各种基于ＩＳＡ、ＰＣＩ等总线的图形采集卡已能在市场上买到，但是价格比较昂贵，并且处理功能简单。对于特殊需要不能很好满足，往往需要加上后续处理部分，这给特殊需要的用户带来了不便。采用现场可编程芯片及ＤＳＰ处理芯片构成的图像采集系统，可以根据不同的需要进行现场编程，具有通用性好、价格相对便宜等特点。

    该系统采用ＰＨＩＬＩＰ公司最新推出的视频Ａ／Ｄ芯片７１１１，将从ＣＣＤ输出的ＰＡＬ制式的全电视信号转换为数字信号，由ＦＰＧＡ作为采样控制器将该八位数字信号存入片内ＲＡＭ中，随后可根据具体需要由ＤＳＰ进行预处理，提取有用数据（数据量已很小），然后将所需结果经由ＩＳＡ总线交给计算机处理，完成接口功能。图１所示为采集系统方框图。

１ 视频信号的Ａ／Ｄ转化

    本文所研究的图形对象是静态的，要求采集５１２×５１２的灰度图像，可采用ＣＣＤ摄像机进行图像采集。ＣＣＤ的输出为标准ＰＡＬ制式，因此需要进行Ａ／Ｄ转化。

    本系统采用的ＰＨＩＬＩＰ公司的视频Ａ／Ｄ芯片ＳＡＡ７１１１具有四路视频输入，抗混滤波、梳状滤波都被集成到芯片内部，带来了极大的方便。场同步信号ＶＲＥＦ、行同步信号ＨＲＥＦ、奇偶场信号ＲＥＳ１、像素时钟信号ＬＬＣ２都由管脚直接引出，省去了以往的时钟同步电路的设计，可靠性也有所提高。系统内部锁相环技术的集成使得可靠性和设计复杂度都有极大的降低。
在７１１１中有控制字可以直接控制行同步有效时间，因此可以省略行延迟电路。

２ 逻辑控制部分

    本系统的核心控制部分由一片ＦＰＧＡ芯片实现。由于ＦＰＧＡ芯片具有高速、高可靠性、开发周期短的特点，并且可以根据现场的需要进行编程、可擦写多次，因而具有极大的方便性。随着现代工艺的提高，芯片加工的成本有了极大的降低，可靠性也有保证，芯片的大小和功耗都有极大的降低，特别是３．３Ｖ的ＦＰＧＡ是现在厂商主推的产品，并且有继续降低的趋势。现代高技术的发展使得ＦＰＧＡ应用于电子设计中成为可能和必然趋势。

    基于ＦＰＧＡ技术的采样控制器要产生众多的控制信号。当微处理器发出采样指令时，采样控制器在此后到来的第一个帧同步信号到来时启动采样，并将这帧数据存放在ＳＲＡＭ中，采样结束后向微处理器发出采样结束ＥＣＯ信号。采样控制器主要实现三个逻辑功能：地址发生器；握手逻辑；ＲＡＭ写时序。

    （１）地址发生器由计数器及一部分Ｄ触发器和逻辑门组成。主要具有场延迟功能和地址发生功能。由于所采图像为５１２×５１２的正方形（这是由于系统后续处理的需要），７１１１中的输出信号为７２０×６２５的矩形，因此需要对７１１１信号进行行延迟和场延迟。

    在数字量存入内存时，由于ＰＡＬ制式的全电视信号为奇、偶场分离，因此可以巧妙利用奇偶信号ＲＥＳ１作为地址线。根据ＲＥＳ１为垂直地址的高位或为地址的最高位可使图像在内存中的样子如同一幅图像或分为上下两个半场分开的图像，如图２所示。

    在存储过程中可采用双通道技术，即采用两片内存同时存储数据，则数据总线由八位升至十六位，可使对ＲＡＭ写时序的要求降低一半。当然这需要对７１１１输出的数字信号进行数据锁存，使得两位数据能够根据同一控制信号满足ＲＡＭ写时序的要求，如图３所示。

    （２）握手逻辑是采样控制器和ＣＰＵ之间的接口，它是由几个Ｄ触发器及逻辑门实现的，如图４所示。

    当ＣＳ１（正脉冲）启动采样时，Ｄ１保存该信号，在下一个场同步脉冲到来时Ｄ２输出高电平（即ＶＥＲ采样使能信号）使行延迟计数器开始计数，同时使Ｄ１复位，确保不再采第二场。当延迟计数器计数到预置值时产生触发信号ＴＲＩ（正脉冲），此时ＶＥＲ为“１”，则Ｄ３置位，输出采样使能信号ＳＥＮＢ（低有效）和地址选通信号ＡＢＳＷ，使后面的电路处在采样状态，在场同步脉冲下降沿Ｄ３翻转，整个采样控制电路处在不采样状态。Ｄ２要在下一个场同步脉冲的上升沿才变为无效。当ＳＥＮＢ变为无效时（即ＳＥＮＢ的上跳沿）触发Ｄ４，使Ｑ有效，向ＣＰＵ发出中断申请ＩＮＴ，ＣＰＵ可用ＣＳ２清除这个中断信号。

    （３）ＲＡＭ写时序电路可根据芯片对写操作的具体要求来设计。系统采样频率为１３．５ＭＨｚ即７４．１ｎｓ），采用双通道技术可使写时序降低一半，写频率为１３．５／２＝６．７５ＭＨｚ即１４８．２ｎｓ）。ＳＡＡ７１１１提供了２７ＭＨｚ的晶振频率，则四个时钟周期完成一个写操作，时序的最小时间单位为１８．５ｎｓ（半个周期）。根据ＲＡＭ写操作的要求，可以设计各种控制信号（ＷＥ、ＨＳ、ＶＳ、ＣＳ、ＳＥＮＢ）、时钟信号（ＣＬＫ）、地址信号和数据信号之间的关系。本系统采用的ＲＡＭ为ＩＳ６１Ｃ１０２４，可以满足系统需要。

    采样控制器担负着重要的作用，是整个系统的核心；而同步控制逻辑又是采样控制器的控制核心。同步逻辑起着协调行、场同步信号、地址计数时钟、ＳＲＡＭ写信号、采样数据锁存信号之间的时间关系、保证ＳＲＡＭ写操作时各信号的时序配合。由于采样频率高达１３．５ＭＨｚ，因此在硬件实现过程中需要不断地模拟与仿真，有时要调整整个逻辑电路，计算延迟时间，解决电路中存在的竞争与冒险等等，这些都需要系统的可修改性好，具备可编程的特点。基于ＦＰＧＡ技术的ＡＳＩＣ设计满足了上述要求，发挥了现场可编程的特点，降低了设计成本，缩短了开发时间，因此系统开发十分方便。

３ ＤＳＰ处理技术

    在此采集系统中，基于ＤＳＰ的图像处理技术也得到了应用，特别是在图像的模式识别问题上充分发挥了ＤＳＰ的硬件结构和具有特色的编程指令。图像模式识别的典型算法是卷积运算，也即乘累加，正好发挥ＤＳＰ软、硬件的特长。传统的处理方法是基于计算机的硬件和软件的，计算机完成一次乘累加运算需要１１个机器周期，而ＤＳＰ完成同样的运算只需１个机器周期。本系统采用ＤＳＰ芯片实现图像的模式识别，提高了处理速度，解决了图像处理过程中由于图像识别速度慢而影响整个图像的处理流程，解决了实际问题，收到了良好的效果。