基于DSP的电力线载波OFDM调制解调器

　　利用电力线作为信道进行通信是解决最后一公里问题的一个很好的方法。然而电力线作为通信信道，存在着高噪声、多径效应和衰落的特点。ＯＦＤＭ技术能够在抗多径干扰、信号衰减的同时保持较高的数据传输速率，在具体实现中还能够利用离散傅立叶变换简化调制解调模块的复杂度，因此它在电力线高速通信系统中的应用有着非常乐观的前景。文中给出一种基于正交频分复用技术（ＯＦＤＭ技术）的调制解调器的设计方案。

　　１ ＯＦＤＭ原理

　　ＯＦＤＭ全称为正交频分复用（Ｏｒｔｈｏｇｏｎａｌ Ｆｒｅｑｕｅｎｃｙ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ），其基本思想是把高速数据流经过串／并变换，分成几个低比特率的数据流，经过编码、交织，它们之间具有一定的相关性，然后用这些低速率的数据流调制多个正交的子载波并迭加在一起构成发送信号。每个数据流仅占用带宽的一部分，系统由许多子载波组成。在接收端用同样数量的载波对发送信号进行相干接收，获得低速率信息数据后，再通过并／串变换得到原来的高速信号。从而降低子载波上的码率，加长码元的持续时间，加强时延扩展的抵抗力。 在ＯＦＤＭ中，为了提高频带利用率，令各载波上的信号频谱相互重叠，但载波间隔的选择要使这些载波在整个符号周期上正交，即相加于符号周期上的任何两个子载波乘积为零。这样，即使各载波上的信号频谱间存在重叠，也能无失真复原。当载波间最小间隔等于符号周期的倒数的整数倍时，可满足正交性条件。实际上为实现最大频谱效率，一般取载波间最小间隔等于符号周期的倒数。 ＯＦＤＭ允许各载波间频率互相混叠，采用了基于载波频率正交的ＩＦＦＴ／ＦＦＴ调制，直接在基带处理。１９７１年，Ｗｅｉｎｓｔｅｉｎ和Ｅｂｅｒｔ将ＤＦＴ引入到并行传输系统的调制解调部分。应用时去掉了频分复用所需要的子载波振荡器组、解调部分的带通滤波器组，并且可以利用ＦＦＴ的专用器件实现全数字化的调制解调过程。 ＯＦＤＭ技术具有频谱利用率高、抗多径干扰能力强、易于实现等优点，尤其适于多径效应严重的宽带传输系统，是一门具有发展前景、非常适合电力线高速数字通信的新兴技术。

　　２ 电力线载波通信系统结构

　　Ｈｏｍｅｐｌｕｇ是工业界第一个电力线家庭网络标准。系统参考Ｈｏｍｅｐｌｕｇ采用的频谱范围４．５ＭＨｚ～２１ＭＨｚ，并在Ｈｏｍｅｐｌｕｇ物理参数的基础上确定本系统参数为：

　　采样频率ｆｓ＝１／Ｔ ＝ １５ＭＨｚ

　　数据符号时间Ｔｄ ＝ ２５６×Ｔ＝１７．０７μｓ

　　循环前缀时间Ｔｃｐ ＝ １７２×Ｔ＝１１．４７μｓ

　　ＯＦＤＭ符号时间Ｔｓ ＝ ４２８×Ｔ＝２８．５μｓ

　　数据子载波数为２５６

　　子载波间隔Δｆ＝１／Ｔｄ＝０．０５８５８ＭＨｚ

　　总子载波占用带宽 Ｎ×Δｆ＝１５ＭＨｚ

　　由于加入了１１．４７μｓ的循环前缀，系统可以消除１１．４７μｓ以内的回波干扰。但是同时也付出频带利用率仅０．５９Ｂ／Ｈｚ和损失功率２．２３ｄＢ的代价。考虑到电力线恶劣的通信环境，付出的代价是值得的。

　　电力线高速通信系统的系统结构如图１所示。输入数据在ＯＦＤＭ信号调制部分依次经过串／并变换、ＩＦＦＴ、加入循环前缀、并／串变换后，输出调制后的信号，其频带范围为０～１５ＭＨｚ、数据速率为８．９７ＭＢ。经过调制的信号经过数／模变换和上变频后，通过系统耦合部分进入电力线。 电力线上的信号通过系统耦合部分，输出的信号通过下变频、模／数变换后输入给ＯＦＤＭ信号解调部分。在经过串／并变换、去除循环前缀、ＦＦＴ、并／串变换后，输出串行数据流。

　　３ ＯＦＤＭ调制解调器的硬件实现

　　基于ＴＭＳ３２０Ｃ６２０１的ＯＦＤＭ调制解调器的硬件实现分别如图２和图３所示。ＰＣＩ总线实现ＯＦＤＭ系统和计算机之间的通信。Ｓ５９３３是３２ｂｉｔ ＰＣＩ控制器。ＦＰＧＡ是系统的控制核心，系统的逻辑控制信号及时钟由ＦＰＧＡ提供。ＤＳＰ部分为系统的核心，完成ＯＦＤＭ的调制与解调。 ＰＣＩ总线是宽度为３２ｂｉｔｓ或６４ｂｉｔｓ的地址数据复用线，支持猝发传输，数据率为１３２Ｍｂｐｓ，可满足高速数据要求。ＰＣＩ总线能自动配置参数，定义配置空间，使设备具备自动配置功能，支持即插即用，采用多路复用技术，支持多处理器６４位寻址、５Ｖ和３．３Ｖ环境。其独特的同步操作及对总线主控功能，可确保ＣＰＵ能与总线同步操作，而无需等待总线完成任务。

　　　　　　　　　　　

　　Ｓ５９３３是ＡＭＣＣ(Ａｐｐｌｉｅｄ Ｍｉｃｒｏ Ｃｉｒｃｕｉｔｓ Ｃｏｒｐｏｒａｔｉｏｎ)公司开发的３２ｂｉｔ ＰＣＩ控制器，具备强大、灵活的ＰＣＩ接口功能，适用于高速数据传输场合。Ｓ５９３３芯片的特点是符合ＰＣＩ２．１规范，支持ＰＣＩ主、从两种工作方式，支持多种数据传输方式，适用于不同的数据传输场合，支持ＰＣＩ全速传输，提供８／１６／３２ｂｉｔ的Ａｄｄ－Ｏｎ用户总线，有高低字节顺序调整功能，支持穿行和并行的ＢＯＯＴ／ＰＯＳＴ码功能，１６０脚ＰＱＦＰ封装。

　　ＤＳＰ部分选用ＴＩ公司的ＴＭＳ３２０Ｃ６２０１。ＴＭＳ３２０Ｃ６２０１有３２位的外部存储接口ＥＭＩＦ，为ＣＰＵ访问外围设备提供了无缝接口。为了便于多信道数字信号处理，ＴＭＳ３２０Ｃ６２０１配备了多信道带缓冲能力的串口ＭｃＢＳＰ。ＭｃＢＳＰ的功能非常强大，除具有一般ＤＳＰ串口功能之外，还可以支持Ｔ１／Ｅ１、ＳＴ－ＢＵＳ、ＩＯＭ２、ＳＰＩ、ＩＩＳ等不同标准。ＴＭＳ３２Ｃ６２０１提供的１６位主机接口（ＨＰＩ）使得主机设备可以直接访问ＤＳＰ的存储空间。通过内部或外部存储空间，主机可以与ＤＳＰ交换信息，也可以利用ＨＰＩ直接访问映射进存储空间的外围设备。ＴＭＳ３２０Ｃ６２０１的ＤＭＡ控制器有四个独立的可编程通道，可以同时进行四种不同的ＤＭＡ操作。

　　４ ＯＦＤＭ在ＤＳＰ上的软件实现

　　调制部分的子程序被系统调用前，发送的数据已装入数据存储器。子程序被调用时，数据区的首地址以及长度被作为入口参数传递给子程序。程序执行时首先进行一系列的配置工作，如配置ＤＳＰ片内外设以及数模转换器的各种参数等。之后，串口中断产生，中断服务程序自动依次读取发送存储器中的内容，经串口输出给数模转换器。然后程序从数据存储区读取一帧数据，并行放入ＩＦＦＴ工作区的相应位置，随后进行ＩＦＦＴ以及加入循环前缀（即复制数据的后若干位插入到数据的前段）。所得数据存入发送存储器以便中断服务程序将其输出。

　　解调部分的程序首先执行ＤＳＰ片内外设以及模数转换器的配置，然后开串行口，接收中断，使接收中断程序接收来自模数转换器的采样数据，并将采样数据依次存入接收存储器。每得到一帧数据，程序首先去除循环前缀（即删去数据的前若干位），然后对去除循环前缀后的数据进行ＦＦＴ变换。

５ ＦＦＴ在ＴＭＳ３２０Ｃ６２０１上的优化算法

　　表１给出２５６点Ｒａｄｉｘ２ＦＦＴ和Ｒａｄｉｘ４ＦＦＴ在ＴＭＳ３２０Ｃ６２０１上所需的指令周期，以及在不同的工作频率下完成ＦＦＴ所需的时间。 由表１可以看出，在ＴＭＳ３２０Ｃ６２０１上采用Ｒａｉｄｘ４算法比采用Ｒａｄｉｘ２算法更加高效。并且，为了满足系统需求，即在１７．０７μｓ之内完成２５６个复数点的ＦＦＴ运算，ＴＭＳ３２０Ｃ６２０１必须采用２００ＭＨｚ的工作频率。

　　ＴＭＳ３２０Ｃ６２０１的数据通路和流水线工作方式是对算法进行优化从而获得高性能的基础。ＴＭＳ３２０Ｃ６２０１有两个可以进行数据处理的数据通路Ａ和Ｂ，每个通路有４个功能单元（．Ｌ．Ｓ．Ｍ．Ｄ）和一个包括１６个３２位寄存器的寄存器组。功能单元执行逻辑、位移、乘法、加法和数据寻址等操作。两个数据寻址单元（．Ｄ１和．Ｄ２）专门负责寄存器组和存储器之间的数据传递。在同一时刻，这些功能单元能够并行地执行多条指令。ＴＭＳ３２０Ｃ６２０１对任何指令的操作都能分为几个子操作，每个子操作由不同单元完成。对每个单元来说，每个时钟周期可进入一条新指令，这样在不同周期内，不同单元可以处理不同的指令，这种工作方式称?quot;流水线工作方式。ＴＭＳ３２０Ｃ６２０１的特殊结构，可使８条指令同时通过流水线的每个节拍，从而大大提高了机器的吞吐量。

　　为使代码达到最大效率，程序将尽可能将指令安排为并行执行。为使指令并行操作，程序确定指令间的相关性，即一条指令必须发生在另一条指令之后。根据ＴＭＳ３２０Ｃ６２０１的数据通路和流水线工作方式，在此给出一种高效实现１６点Ｒａｄｉｘ４ＦＦＴ的方法。其基本思想是分解传统的ＦＦＴ蝶型算法循环体，将其分别展开在Ａ、Ｂ通路内计算两个ＦＦＴ蝶型算法。每个蝶型算法分别只分配自己这一侧的寄存器组和功能单元。这样在循环体内两个蝶型算法是完全不相关的，能够并行执行。下面给出基于Ｃ．Ｓ．Ｂｕｒｒｕｓ和Ｔ．Ｗ．Ｐａｒｋｓ的Ｒａｄｉｘ４ＦＦＴ算法的优化算法的代码实现。

ｖｏｉｄ ｒａｄｉｘ４(ｉｎｔ ｎ，ｓｈｏｒｔ ｘ[]， ｓｈｏｒｔ ｗ[])
{
ｉｎｔ ｎ１，ｎ２，ｉｅ，ｗａ１，ｗａ２，ｗａ３， ｗｂ１， ｗｂ２，ｗｂ３，ｉａ０，ｉａ１，ｉａ２，ｉａ３，ｉｂ０，ｉｂ１，ｉｂ２，ｉｂ３，ｊ，ｋ；
ｓｈｏｒｔ ｔａ，ｔｂ，ｒａ１，ｒａ２， ｒｂ１，ｒｂ２，ｓａ１，ｓａ２，ｓｂ１，ｓｂ２，ｃｏａ１，ｃｏａ２，ｃｏａ３，ｃｏｂ１，ｃｏｂ２，ｃｏｂ３，ｓｉａ１，ｓｉａ２，ｓｉａ３，ｓｉｂ１，ｓｉｂ２，ｓｉｂ３；
ｎ２＝ｎ；
ｉｅ＝１；
ｆｏｒ（ｋ＝ｎ；ｋ＞１；ｋ＞＞＝２）
{ ／／ｎｕｍｂｅｒ ｏｆ ｓｔａｇｅ
ｎ１＝ｎ２；
ｎ２＞＞＝２； ／／ ｄｉｓｔａｎｃｅ ｂｅｔｗｅｅｎ ｉｎｐｕｔ ｄａｔａｓ
ｗａ１＝０；
ｆｏｒ（ｊ＝０；ｊ＜ｎ２；ｊ＋＝２）{／／ｎｕｍｂｅｒ ｏｆ ｂｕｔｔｅｒｆｉｅｓ ｐｅｒｓｔａｇｅ
ｗｂ１＝ｗａ１＋ｉｅ；
ｗａ２＝ｗａ１＋ｗａ１；

ｗｂ２＝ｗｂ１＋ｗｂ１； ／／ｓｉｎｃｅ ｈｅｒｅｍｏｓｔ ｏｆ ｔｈｅ ｆｏｌｏｗ－ｅｒｉｎｇ ｔｗｏ ｉｎｓｔｒｕｃｔｉｏｎｓ ａｒｅ ｐａｒａｌｌｅｌ
ｗａ３＝ｗａ２＋ｗａ１；
ｗｂ３＝ｗｂ２＋ｗｂ１；
ｃｏａ１＝ｗ[ｗａ１*２＋１]；
ｃｏｂ１＝ｗ[ｗｂ１*２＋１]；
ｓｉａ１＝ｗ[ｗａ１*２]；
ｓｉｂ１＝ｗ[ｗｂ１*２]；
ｃｏａ２＝ｗ[ｗａ２*２＋１]；
ｃｏｂ２＝ｗ[ｗｂ２*２＋１]；
ｓｉａ２＝ｗ[ｗａ２*２]；
ｓｉｂ２＝ｗ[ｗｂ２*２]；
ｃｏａ３＝ｗ[ｗａ３*２＋１]；
ｃｏｂ３＝ｗ[ｗｂ３*２＋１]；
ｓｉａ３＝ｗ[ｗａ３*２]；
ｓｉｂ３＝ｗ[ｗｂ３*２]；
ｗａ１＝ｗｂ１＋ｉｅ；
ｆｏｒ（ｉａ０＝ｊ，ｉｂ０＝ｊ＋１；ｉａ０＜ｎ；ｉａ０＋＝ｎ１，ｉｂ０＋＝ｎ１） 
{／／ｌｏｏｐ ｏｆ ｔｗｏ ｂｕｔｔｅｒｆｌｉｅｓ ｃａｃｕｌａｔｉｏｎ
ｉａ１＝ｉａ０＋ｎ２；
ｉｂ１＝ｉｂ０＋ｎ２；
ｉａ２＝ｉａ１＋ｎ２；
ｉｂ２＝ｉｂ１＋ｎ２；
ｉａ３＝ｉａ２＋ｎ２；
ｉｂ３＝ｉｂ２＋ｎ２；
ｒａ１＝ｘ[２*ｉａ０]＋ｘ[２*ｉａ２]；
ｒｂ１＝ｘ[２*ｉｂ０]＋ｘ[２*ｉｂ２]；
ｒａ１＝ｘ[２*ｉａ０]－ｘ[２*ｉａ２]；
ｒｂ１＝ｘ[２*ｉｂ０]－ｘ[２*ｉｂ２]；
ｔａ＝ｘ[２*ｉａ１]＋ｘ[２*ｉａ３]；
ｔｂ＝ｘ[２*ｉｂ１]＋ｘ[２*ｉｂ３]；
ｘ[２*ｉａ０]＝ｒａ１＋ｔａ； ／／ ｘ[２*ｉａ０]
ｘ[２*ｉｂ０]＝ｒｂ１＋ｔｂ； ／／ ｘ[２*ｉａ０]
ｒａ１＝ｒａ１－ｔａ；
ｒｂ１＝ｒｂ１－ｔｂ；
ｓａ１＝ｘ[２*ｉａ０＋１]＋ｘ[２*ｉａ２＋１]；
ｓｂ１＝ｘ[２*ｉｂ０＋１]＋ｘ[２*ｉｂ２＋１]；
ｓａ２＝ｘ[２*ｉａ０＋１]－ｘ[２*ｉａ２＋１]；
ｓｂ２＝ｘ[２*ｉｂ０＋１]－ｘ[２*ｉｂ２＋１]；
ｔａ＝ｘ[２*ｉａ１＋１]＋ｘ[２*ｉａ３＋１]；
ｔｂ＝ｘ[２*ｉｂ１＋１]＋ｘ[２*ｉｂ３＋１]；
ｘ[２*ｉａ０＋１]＝ｓａ１＋ｔａ；
ｘ[２*ｉｂ０＋１]＝ｓｂ１＋ｔｂ；
ｓａ１＝ｓａ１－ｔａ；
ｓｂ１＝ｓｂ１－ｔｂ；
ｘ[２*ｉａ２]＝（ｒａ１*ｃｏａ２＋ｓａ１*ｓｉａ２）＞＞１５；
ｘ[２*ｉｂ２]＝（ｒｂ１*ｃｏｂ２＋ｓｂ２*ｓｉｂ２）＞＞１５；
ｘ[２*ｉａ２＋１]＝（ｓａ１*ｃｏａ２－ｒａ１*ｓｉａ２）＞＞１５；
ｘ[２*ｉｂ２＋１]＝（ｓｂ１*ｃｏｂ２－ｒｂ１*ｓｉｂ２）＞＞１５；
ｔａ＝ｘ[２*ｉａ１＋１]－ｘ[２*ｉａ３＋１]；
ｒａ１＝ｒａ２＋ｔａ；
ｒｂ１＝ｒｂ２＋ｔｂ；
ｒａ２＝ｒａ２－ｔａ；
ｒｂ２＝ｒｂ２－ｔｂ；
ｔａ＝ｘ[２*ｉａ１]－ｘ[２*ｉａ３]；
ｔｂ＝ｘ[２*ｉｂ１]－ｘ[２*ｉｂ３]；
ｓａ１＝ｓａ２－ｔａ；
ｓｂ１＝ｓｂ２－ｔｂ；
ｓａ２＝ｓａ２＋ｔａ；
ｓｂ２＝ｓｂ２＋ｔｂ；
ｘ[２*ｉａ１]＝（ｒａ１*ｃｏａ１＋ｓａ１*ｓｉａ１） ＞＞１５；
ｘ[２*ｉｂ１]＝（ｒｂ１*ｃｏｂ１＋ｓｂ１*ｓｉｂ１） ＞＞１５；
ｘ[２*ｉａ１＋１]＝（ｓａ１*ｃｏａ１－ｒａ１*ｓｉａ１）＞＞１５；
ｘ[２*ｉｂ１＋１]＝（ｓｂ１*ｃｏｂ１－ｒｂ１*ｓｉｂ１）＞＞１５；
ｘ[２*ｉａ３]＝（ｒａ２*ｃｏａ３＋ｓａ２*ｓｉａ３） ＞＞１５；
ｘ[２*ｉｂ３]＝（ｒｂ２*ｃｏｂ３＋ｓｂ２*ｓｉｂ３） ＞＞１５；
ｘ[２*ｉａ３＋１]＝（ｓａ２*ｃｏａ３－ｒａ２*ｓｉａ３）＞＞１５；
ｘ[２*ｉｂ３＋１]＝（ｓｂ２*ｃｏｂ３－ｒｂ２*ｓｉｂ３）＞＞１５；
}
}
ｉｅ ＜＜＝２
}
}