基于高速双DSP的柔性机载实时图像跟踪系统研究

摘要：给出了以两片高性能TMS320C6414作为核心处理器，并辅以FPGA来实现系统逻辑时序控制，从而组成双DSP柔性机载实时图像处理系统的设计方案。同时对系统的硬件资源选择及工作流程进行了讨论。 关键词：DSP；并行处理；FPGA；柔性；超高速 １ 引言 利用可见光成像与红外成像传感器实现实时目标成像跟踪是精确制导武器及机载成像光电系统研究的核心技术。伴随着实战环境日益复杂以及伪装、隐身等目标特性控制技术的飞速发展，机载实时图像跟踪系统的应用也日益广泛与深入。当跟踪目标并非一般地面慢速目标，而是其它快速运动目标如：低空导弹、无人驾驶飞机等时，系统将要求现有机载实时图像跟踪系统具有更高的技术性能。基于此，为了进一步提高现有机载光电跟踪系统在实战环境中，针对复杂场景下快速运动目标实施实时跟踪的鲁棒性与稳定性，笔者提出以双ＤＳＰ和ＦＰ-ＧＡ为核心来构建主从式超高速并行处理体系的设计思想，并研究开发了基于双ＤＳＰ的新型柔性机载实时图像跟踪系统。一方面，采用双ＤＳＰ体系结构实现系统任务的并行划分使本系统具备极高的运算处理速度；另一方面，现场可编程逻辑器件ＦＰＧＡ的引入使系统的灵活性也得到极大的提高。而将两者结合可使本系统充分体现新一代机载实时图像跟踪系统更快速、更精确、更灵活的特点。 图1 ２ ＴＭＳ３２０Ｃ６４１４的结构特点 美国德州仪器公司（ＴＩ）推出的新一代数字信号处理器ＴＭＳ３２０Ｃ６４１４（以下简称Ｃ６４１４）的主频为４００ＭＨｚ～７００ＭＨｚ，其数据处理能力为３２００ＭＩＰＳ～５７６０ＭＩＰＳ。该器件的结构框图如图１所示。其主要特点如下： （１）ＤＳＰ内核采用超长指令字（ＶＬＩＷ）体系结构，有８个功能单元、６４个３２ｂｉｔ通用寄存器，一个时钟周期可同时执行８条指令，运算能力可以达到５７６０ＭＩＰＳ； （２）为了使数据能满足超高速ＤＳＰ内核的需求，Ｃ６４１４采用了两级超高速缓冲存储器，即１６ｋ Ｂｙｔｅ的一级数据Ｃａｃｈｅ、１６ｋ Ｂｙｔｅ的一级程序Ｃａｃｈｅ和１０２４ｋ Ｂｙｔｅ的数据和程序统一内存。 （３）增加了直接处理打包数据指令，可建立无缝的数据流，以提高指令集的效率； （４）每个功能单元在硬件上都增加了附加功能，从而增强了指令集的正交性。 ３ 系统硬件设计 本光电成像跟踪系统硬件平台由六部分组成：图像采集与预处理模块、同步分离模块、ＦＰＧＡ逻辑控制模块、双ＤＳＰ＋双口ＲＡＭ 图像处理模块、异步通信模块和图形显示模块。其系统原理框图如２所示。从图２可以知道：红外探测器及可见光摄像仪输出的模拟视频信号经多路信号选择芯片导入之后，经箝位、放大、滤波以及去同步头等预处理后，一路经Ａ／Ｄ转换器将模拟视频转换为８ｂｉｔ数字信号并导入片外视频缓存１、２，而后等待ＦＰＧＡ时序控制ＤＳＰ外部中断，以便将全部缓存数据搬移到ＤＳＰ片内的２级缓存，再通过系统任务划分实现数据重组，然后分别在主从ＤＳＰ进行同步并行数据处理，并将中间结果由主ＤＳＰ综合，最后在完成后续运算后给出最终匹配结果。与此同时，主ＤＳＰ则通过写图形显示缓存将目标匹配位置信息传递到外界；另一路模拟信号先导入同步分离器，然后提取行场同步信号送交ＦＰＧＡ作为时基，以产生系统各级时序控制信号；第三路模拟信号送给图形叠加电路作为输入叠加信号之一，当场正程来到时，ＦＰＧＡ中断控制并读出图形存储器数据，同时在ＦＰＧＡ片内实现读入数据的并／串转换后移位输出至图形叠加电路，此时两路信号将会合送入视频监视器，从而完成视频图像上图形的显示。整个系统工作期间，每隔８０ｍｓ主ＤＳＰ还通过异步收发器与外部上位机进行串行通信，以便系统能够实时接收外部命令与目标参数进而调整跟踪系统的工作状态。 ３．１ 图像采集与预处理模块 本系统中的多路选择器件选用ＣＤ４０５２芯片。它能根据不同的工作场合来切换红外／可见光视频输入；视频预处理电路采用ＡＤ８１７进行视频信号的放大，以得到更清晰的信号来进行视频处理；Ａ／Ｄ芯片选用ＡＤ公司的ＡＤ９２２５，输出的８ｂｉｔ数字视频信号送入７４ＬＳ２４５进行数据锁存。 ３．２ 同步分离模块 系统采用一款专门的视频同步分离器ＬＭ１８８１来从标准的负同步ＮＴＳＣ(ＰＡＬ或ＳＥＣＡＭ)视频信号中分离出有效的行／场同步信号，并将其送入ＦＰＧＡ以产生系统的各级逻辑控制输出。 ３．３ ＦＰＧＡ逻辑控制模块 由于系统中各个芯片的功能相对独立，要协调这些芯片的运作就需要一片起控制逻辑作用的可编程芯片，为此，笔者选用了ＡＬＴＥＲＡＬ公司的ＥＰＦ１０Ｋ３０Ａ，该芯片有２４６个用户Ｉ／Ｏ口、３００００个典型门、２１６个逻辑阵列块、１７２８个逻辑单元不仅能满足系统的控制要求，而且也可以为将来系统的功能扩展提供控制逻辑。在这个光电跟踪系统中，ＦＰＧＡ主要用来完成如下几方面的工作： （１）生成Ａ／Ｄ采样控制时钟，实现模拟视频的正确采样； （２）提供字符图形存储器地址及片选／读控制信号，并在场正程到来时，控制图形数据的读出； （３）提供视频数据缓存器地址及片选／写控制信号，控制视频数据的连续写入； （４）产生外部中断４至双ＤＳＰ，当数据写满视频图像高速缓存预定空间时，控制主从ＤＳＰ以将数据块快速搬移至片内２级缓存； （５）产生外部中断７至主ＤＳＰ，并在每个场逆程时刻来到时，控制主ＤＳＰ擦、写字符图形存储器数据； （６）产生一并／串转换电路，以将并行读入的字符图形数据串行移位输出至图形叠加电路，从而实现“＋”、“□”图形在视频图像上的叠加。 其ＦＰＧＡ内部结构框图如图３所示。 ３．４ 双ＤＳＰ＋双口ＲＡＭ 图像处理模块 高速并行数字信号处理电路以双ＤＳＰ为并行运算处理核心单元，并辅以双口ＲＡＭ来实现视频图像的高速缓存，从而完成大运算量的高速实时目标跟踪处理任务。该并行处理系统的组成与功能分述如下： ａ． 视频图像高速缓存子模块 为了实现图像的实时采集与高速处理，本系统用两片双口ＲＡＭ组成相互独立的视频缓存，分别对应主／从ＤＳＰ处理器。设计时选用ＩＤＴ公司的３．３Ｖ 异步双口ＰＲＡＭ ＩＤＴ７０Ｖ６５７，同时与ＤＳＰ接口采用ＡＳＲＡＭ方式。由于ＥＭＩＦ的ＡＳＲＡＭ接口支持３２Ｂｉｔ的数据接口，因此，利用ＩＤＴ７０Ｖ６５７构成不完全地址结构来存取数据能够更好地实现８Ｂｉｔ锁存数据与Ｃ６４１４的接口，而无须对ＤＰＲＡＭ进行宽度扩展。同时亦可减少ＤＳＰ读取外部数据的时间开销。 ＩＤＴ７０Ｖ６５７的大小是３２Ｋ%26;#215;３６Ｂｉｔ系统采用将两个ＤＰＲＡＭ各划分为前后两个半场的方式来实现存取数据时的乒乓切换。即在系统工作的任一时刻，当对ＤＰＲＡＭ前半场写入数据时，使ＤＰＲＡＭ后半场向ＤＳＰ读出数据。当前半场写满视频数据时，由ＦＰＧＡ给ＤＳＰ发出中断信号，以通知ＤＳＰ读出ＤＰＲＡＭ前半场所写入数据，同时，将Ａ／Ｄ转换器的数据写入ＤＰＲＡＭ后半场缓冲空间，如此反复进行来实现数据的读出与写入同步操作。 ｂ． 双ＤＳＰ高速信号处理系统 ＴＭＳ３２０Ｃ６４１４－６００型ＤＳＰ的主频高达６００ＭＨｚ，在超高速实时图像处理领域有着非常出色的性能。本系统的双ＤＳＰ高速实时信号处理系统就以２片Ｃ６４１４－６００ ＤＳＰ芯片为核心组成邻域图像并行处理机，并通过系统任务的划分与分解实现同步并行运算处理。其系统框图如图４所示。 在本系统中，主ＤＳＰ完成的主要功能如下： （１） 实现外部缓存数据到片内的搬移，为ＤＳＰ高速批处理开辟片内二级缓存； （２） 实现与外部上位机的即时通讯，接收外部命令与目标参数； （３） 实现与从ＤＳＰ的即时通信，下传命令字与目标参数以及获取中间结果； （４） 运行系统跟踪算法，承担系统核心运算任务的一半； （５） 与ＦＰＧＡ建立即时通信，实现系统程序模块的调度与协调； 从ＤＳＰ完成的主要功能是： (１) 实现外部缓存数据到片内的搬移，为ＤＳＰ高速批处理开辟片内二级缓存； （２）运行系统跟踪算法，承担系统核心运算任务的一半； （３）实现与主ＤＳＰ的即时通信，上传匹配运算中间结果； （４）与ＦＰＧＡ建立即时通信，实现系统程序模块的调度与协调。 双ＤＳＰ处理系统的柔性特色体现在：可依据实时环境需要加载不同的跟踪算法来实现目标跟踪。算法运行之初,两片Ｃ６４１４－６００都在ＦＰＧＡ的控制下，通过ＥＭＩＦＡ口以ＥＤＭＡ方式，分若干次,依系统跟踪算法而定将外部视频缓存中的数据（一场图像）依次读入ＤＳＰ的Ｌ２片内缓存中；算法运行之后,主从ＤＳＰ则通过ＭｃＢＳＰ直接互接来实现双ＤＳＰ间的高速同步通信以便交换数据处理结果。 系统设计中，Ｆｌａｓｈ ＲＯＭ选用ＡＭＤ公司的ＡＭ２９ＬＶ８００（１Ｍ%26;#215;８Ｂｉｔ）来把ＦＬＡＳＨ映射到ＤＳＰ统一编址地址空间ＥＭＩＦＢ口的ＣＥ１空间。当系统上电复位后，该地址空间为首先引导区域，这样即可将应用程序代码加载到片内高速执行，从而实现系统的脱机运行。 ３．５ 异步通信模块 本系统与外部上位机的异步通信主要通过主ＤＳＰ的ＭｃＢＳＰ。Ｃ６０００的ＭｃＢＳＰ是一个功能非常强大的标准串口,支持全双工串行通信，它的双缓冲数据寄存器允许连续的数据流,可与多达１２８个通道进行收发通信。通过对ＭｃＢＳＰ的ＳＰＣＲ、ＲＣＲ、ＸＣＲ、ＳＲＧＲ、ＰＣＲ寄存器的配置可实现系统通信时收发数据的帧同步和时钟同步。 由于外部上位机的通讯机制是ＲＳ４２２标准，而ＤＳＰ与外部通信只提供ＲＳ２３２接口，故应采用一片ＭＡＸ３０７４芯片来实现ＲＳ４２２到ＲＳ２３２的转换。 ＭＡＸ３０７４是ＭＡＸＩＭ公司生产的一款专门用于ＲＳ４２２／４８５至ＲＳ２３２的转接芯片，采用３．３Ｖ供电，这与Ｃ６０００ ＤＳＰ 外围供电电压一致，连接非常方便，不再需要多余的电压适配器。另一方面，由于ＭｃＢＳＰ为同步串口，为了实现ＭｃＢＳＰ与ＲＳ２３２的无缝连接，可通过软件加入发送扩展算法与接收压缩算法，从而实现ＤＳＰ与上位机异步串口通信协议的握手。 ３．６ 图形显示模块 该模块由图形存储器、图形叠加电路和视频监视器组成。图形存储器选择ＩＤＴ公司的７０Ｖ０８（６４Ｋ%26;#215;８Ｂｉｔｓ）ＤＰＲＡＭ来存储标识目标匹配位置的图形数据。图形叠加电路用于实现视频与图形的叠加，并最终由视频监视器显示叠加结果。 ４　系统工作流程 本系统的软件工作模式包括复位和初始化模式、运行模式、系统维护模式，可由系统程序来控制三种模式的切换。 在复位和初始化模式下，系统启动后将由主从ＤＳＰ同步实现程序搬移,把程序代码搬移到片内并运行系统程序，从而初始化主从ＤＳＰ的运行环境并设置相关参数。 运行模式下，双ＤＳＰ一方面独立响应并处理ＦＰＧＡ中断、运行核心跟踪算法并实现子系统内的进程调度；另一方面通过主从ＤＳＰ串口间的互连响应中断以及主ＤＳＰ串口与远程主机的通讯等功能来实现双ＤＳＰ子系统间和双ＤＳＰ系统与外部主机的进程调度。 系统维护模式下，主从ＤＳＰ在进行系统自检后，可由远程主机通过ＲＳ４２２接口与主ＤＳＰ进行通讯，以实现程序的更新下载和参数修改等功能。图５为系统软件工作流程框图。 ５　结束语 笔者对该系统的实时性进行了仿真测试，结果分析表明： （１）单ＤＳＰ只能实现开窗搜索，高速场合下一旦目标逃逸搜索区，将导致目标丢失；而本系统能够实现基于整场搜索的大运算量高速处理，从而加大了被跟踪目标搜索区的动态范围，避免了目标丢失情况的发生，进一步提高了实时跟踪的可靠性。 （２）传统单ＤＳＰ系统一般只能实现基于一帧的匹配性能，而本系统可实现基于逐场的跟踪匹配，进一步提高了跟踪系统的实时性。 （３）根据实际场合的需要，本系统可通过软件选择加载跟踪算法，从而极大的增强了系统的通用性和易维护性，体现出柔性处理系统的特色。 由此可见，双ＤＳＰ柔性处理系统为复杂场景下快速移动目标的高速识别与跟踪提供了一个有效的实现方案,同时也为机载实时图像跟踪系统提供了新的高速处理平台。