Microchip推出集成PHY的新型EtherCAT®从属控制器-电子工程世界

分享到: 微博; QQ; 微信; LinkedIn

LAN9252为系统设计人员带来了备有多个接口的EtherCAT控制器，便于其灵活选择具有成本效益的单片机产品。

全球领先的整合单片机、混合信号、模拟器件和闪存专利解决方案的供应商——Microchip Technology Inc.（美国微芯科技公司）今日宣布推出集成了两个10/100 PHY的分立EtherCAT®从属控制器LAN9252。这款高度集成的器件配有两个10/100以太网收发器，同时支持光纤和铜线，并具备电缆诊断功能。LAN9252支持传统的主机总线和SPI/SQI™通信以及独立的数字I/O接口，令系统设计人员在执行实时EtherCAT通信标准时可以从多种单片机型号中灵活选择。此外，对于在工厂自动化、过程控制、电机/运动控制及物联网（IoT）工业以太网应用中使用EtherCAT的开发人员而言，LAN9252可以有效降低系统复杂性和成本。

据技术研究公司ARC咨询集团预测，以太网在工业网络中的应用将实现两位数的增长，而这部分得益于新兴物联网市场应用的推动。凭借EtherCAT技术的“on-the-fly”实时处理功能与标准以太网布线的使用，Microchip LAN9252从属控制器可帮助当前和未来的工业应用实现其所需的高集成度和成本优化。

Microchip USB和网络部副总裁Mitch Obolsky表示：“Microchip作为产品供应商，一直致力于延长产品在工业市场的生命周期，同时我们还拥有技术领先的以太网设备，客户选择Microchip就是选择了一个可靠的合作伙伴。鉴于EtherCAT技术不断增长的市场份额，添加这一技术对于我们业界领先的以太网产品组合来说，可谓是如虎添翼。LAN9252易于使用、配置灵活，有助客户将嵌入式工业设计的通信和连接性能提升到新的水平。”

LAN9252 EtherCAT从属控制器完全符合EtherCAT标准，并可与所有EtherCAT系统实现互操作，它包含一个4 KB的双端口RAM（DPRAM）和三个现场总线存储器管理单元（FMMU）。LAN9252还支持电缆诊断功能，便于现场技术服务人员能够快速、有效地诊断线路故障，并提供光纤连接。新型EtherCAT从属控制器可在商业级、工业级和扩展工业级温度范围内工作，采用低引脚数和小尺寸QFN及QFP-EP封装。

开发支持

为了支持运用LAN9252进行开发的工作，Microchip同时还推出了两款可支持各种系统架构的评估板。这些硬件系统演示了如何通过基本的输入/输出连接与LAN9252进行连接，以及如何通过串行通信与包括32位PIC32MX系列在内的单片机进行连接。此外，Microchip现已开始提供相关软件开发工具包（SDK），进一步帮助开发人员即刻开展器件评估并开始为其应用构建解决方案，以便他们能够快速熟悉LAN9252的各项特性。两款评估板的部件编号分别为EVB-LAN9252-HBI和EVB-LAN9252-DIG-IO，现可通过Microchip销售代表、全球授权分销商或microchipDIRECT网站获取。

供货

LAN9252 EtherCAT从属控制器采用64引脚QFN及QFP-EP封装，现已开始提供样片，10,000片起批量供应。欲了解更多信息，请联系Microchip销售代表或全球授权分销商，也可访问Microchip网站。欲购买文中提及的产品，请访问microchipDIRECT或联系Microchip授权分销伙伴。

关键字：PHY 引用地址：Microchip推出集成PHY的新型EtherCAT®从属控制器

上一篇：赛普拉斯推出可编程蓝牙模块EZ-BLE PRoC
下一篇：物联网（IoT）网关：智能城市的幕后推手

推荐阅读最新更新时间：2024-03-30 23:44

Rambus在三星14/11nm的HBM2E解决方案扩展高性能内存子系统产品

• 支持需要TB级带宽的加速器，用于人工智能/机器学习（AI / ML）训练应用 • 完全集成的HBM2E内存接口子系统，由经过验证的PHY和控制器组成，在先进的Samsung 14/11nm FinFET工艺上经过硅验证 • 拥有无与伦比的系统专业知识作为后盾，为客户提供中介层和封装参考设计支持，以加快产品上市时间中国北京2021年5月25日—— Rambus Inc. 作为业界领先的芯片和IP核供应商，致力于使数据传输更快更安全。今天宣布推出Rambus HBM2E内存接口子系统，该子系统包括一个完全集成的PHY和控制器，在三星先进的14 / 11nm FinFET工艺上经过硅验证。通过利用30多年的信

[嵌入式]

stm32配置PHY芯片

一、时序介绍使用MDC 、MDIO两只引脚进行数据配置。时序为：二、底层驱动代码 1、读PHY寄存器地址： u16 PHY_WAN_Reg_Read( u8 PhyAddress, u8 RegisterAddress ) { u8 i; u8 bValue; u16 wValue; PHY_WAN_MDIO_Out(); //Preamble for( i = 0; i 32; i ++ ) { PHY_WAN_WRITE_BIT(1); } //Start PHY_WAN_WRITE_BIT(0); PHY_WAN_WRITE_BIT(1

[单片机]

Synopsys全新DesignWare MIPI D-PHY将面积和功耗缩减50%

在业界率先支持MIPI D-PHY v1.2规范并将性能提升至2.5Gbps，同时降低了图像传感器和显示应用的成本。美国加利福尼亚州山景城，2014年9月17日— 亮点： 与竞争性解决方案相比，DesignWare MIPI D-PHY将面积和功耗缩减了50%，可降低芯片成本并延长电池续航时间 符合MIPI D-PHY v1.2规范，可为高分辨率图像应用提供高达20 Gbps的聚合数据吞吐量 已经验证能够与Synopsys DesignWare MIPI CSI-2和MIPI DSI控制器实现互通，通过与MIPI DSI 验证IP（VIP）相结合，可提供一套完整的、经过验证的、低集成风险的解决方案 多种可配置性

[手机便携]

IP新锐芯耀辉多点破局DDR PHY技术瓶颈

引言近几年，云计算、5G、物联网、人工智能等产业的迅速发展使得对内存的需求大增。作为内存技术的关键模块，DDR PHY的市场需求也在高速增长。本文从新锐IP企业芯耀辉的角度，谈谈DDR PHY，以及芯耀辉在DDR PHY上的技术突破，助力服务芯片设计企业。什么是DDR PHY DDR PHY是DRAM和内存控制器通信的桥梁，它负责把内存控制器发过来的数据转换成符合DDR协议的信号，并发送到DRAM；相反地，其也负责把DRAM发送过来的数据转换成符合DFI协议的信号并发送给内存控制器。DDR PHY和内存控制器统称为DDR IP，他们保证了SoC和DRAM之间的数据传输，如图1所示。图1 DDR P

[半导体设计/制造]