嵌入式Flash Memory Cell技术

　　1 概述

　　随着数码时代的来临，除了PC外，越来越多的数码信息产品正在或即将进入我们的家庭：移动电话、掌上电脑、数码相机、GPS等等，这些产品越来越多的使用各种移动微存储器。这些存储器中很大部分是快闪存储器(Flash Memory)。

　　Flash memory是从EPROM和EEPROM发展而来的非挥发性存储集成电路，其主要特点是工作速度快、单元面积小、集成度高、可靠性好、可重复擦写10万次以上，数据可靠保持超过10年。国外从80年代开始发展，到2002年，Flash memory的年销售额超过一百亿美元，并增长迅速，预计到2006年，年销售额可达126亿美元／年。到目前，用于Flash memory生产的技术水平已达0．13μm，单片存储量达几千兆。

　　除大容量存储器应用外，Flash Memory也大量地替代EPROM、EEPROM嵌入到ASIC、CPU、DSP电路中，如TI公司的TMS320F240系列、TMS280系
列分别含有8K—128K Words的Flash Memory，又如Microchip公司，也推出了内嵌Flash Memory的16F系列MCU产品。

　　Flash Memory电路芯片设计的核心是存储单元(Cell)设计(包括结构、读写擦方式)，外围电路都是围绕其设计。因此，我们首先要研究并确定电路中采用的Flash Memory Cell。Flash Memory从结构上大体上可以分为AND、NAND、NOR和DINOR等几种，现在市场上两种主要的Flash Memory技术是NOR和NAND结构。

　　本文分析了NOR和NAND结构的快闪存储器存储单元结构及其应用特点，给出了一种适合嵌人的改进型SSI存储单元结构，并对其的工作原理、性能、组成的存储器存储单元阵列、及可靠性设计进行了详细的分析。

　　2 存储单元结构

　　2．1 NOR存储单元

　　快闪存储器的擦写技术来源于沟道热电子发射(Channel Hot-Electron Injection)与隧道效应(Fowlerordheim)。

　　NOR结构的Flash memory主要用于存储指令代码及小容量数据的产品中，目前的单片最高容量为512M，NOR Flash memory产品的主要领导者为Intel公司、AMD公司、Fujitsu公司、ST Microelectronics和公司。

　　NOR结构的Flash memory采用NOR SGC(Stacked Gate Cell)存储单元，是从EPROM结构直接发展而来，非常成熟的结构，采用了简单的堆叠栅构造。图1是其结构原理图。浮栅的充电(写)是通过传统的沟道热电子发射(CHEI)在漏端附近完成的；浮栅的放电(擦除)在源端通过隧道氧化层的隧道效应来实现。

　　该结构的特点是单元面积小，同EPROM的面积相当，编程(写)时间短，在10μs左右，源漏结可以分开优化，漏结优化沟道热电子发射，源结优化隧道效应，采用了自对准工艺。

　　随着制造技术的进步，存储单元的特征尺寸越来越小，工作电压降低，带来的负面影响是热电子发射效率降低，编程时较难工作于4V漏源电压下。为提高热电子发射效率，需要对源结、漏结、沟道掺杂分布进行优化1，整体工艺较复杂，编程电流也较大，大约400μA／bit(0．5μm)技术。工艺流程以0．25μm-0．35μm产品为例，采用DPDM制造的快闪存储器需要23块Mask版，进行27次光刻。

　　2．2 隧道效应存储单元

　　隧道效应存储单元是目前快速发展的快闪存储器生产技术，在快闪存储器中一般组成NAND存储阵列，单元面积小，其工艺较简单，容量大，成本低，适用于低价格、高容量、速度要求不高的Flash memory客户用于数据存储；在MP3、PAD、数码相机、2．5G及3G无线系统中得到了广泛的应用。NAND快闪存储器产品的生产工艺已达到0．13μm，单片电路的存储容量超过1Gb。

　　图2是隧道效应存储单元结构原理图，其编程、擦除通过隧道氧化层的隧道效应来实现，类似EEPROM，其优点是在编程时可以工作在2．5V的源漏电压下，功耗低，非常适合非接触式IC卡，同时NAND阵列的单元面积是NORSGC单元面积的二分之一，适合于大容量集成。

　　隧道效应存储单元擦写工作电压高，一般要求达到16V-20V，对器件、电路的设计要求高，编程(写)时间较长，在50μs-100μs，不适合字节编程，适用于大容量页编程，像EEPROM一样，编程时，加在隧道氧化层上电场强度高，存在SILC(stress induced leakage currents)效应，对工艺要求高。

　　2．3 源侧热电子发射(SSI)存储单元

　　在九十年代初，报道了SSI(Source-Sidehotelectron Injection)存储单元，结合了NORSGC单元的快速编程与隧道效应存储单元编程功耗低的特点，其原理为split-gate concept2，图3是其编程原理。

　　SSI存储单元浮栅的充电(写)是通过沟道热电子发射，在源端附近完成的；浮栅的放电(擦除)在漏端通过隧道氧化层的隧道效应来实现。在编程(写)过程中由于部分沟道由CG栅(1．5V)控制，改进了NOR SGC单元的编程(写)电流大、优化了沟道热电子发射效率，编程时的源漏电压可低至3．3V。其存在的问题是必须在数据线译码中使用大量高压开关，电路设计复杂，沟道热电子发射没有完全优化、读出电流小、工艺也比较复杂。

　　图4是我们采用的、也是本文主要讨论的改进型SSI结构的存储单元结构，在存储单元中增加了编程栅来提高CHEI效率(效率的提高见图5)。其优点有工艺简单，只要在数字CMOS逻辑电路的基础上增加三次光刻(高压NWELL、高压MOS管选择氧化、Fowler-Nordheim N+埋层注人)就能完成整个电路工艺制造，易于嵌入到普通ASIC电路中；Flash Cell源漏电压在3．3V就能完成编程工作，简化电路设计；编程速度快，0．5μm Flash Cell源漏电压在5V的情况下，编程时间优于500ns，在3．3V下小于10μs，非常适合嵌人式电路设计。

　　3 阵列结构与工作原理

　　3.1 改进型SSI结构存储单元的工作原理

　　为实现电路存储单元的读写擦工作，需要设置不同工作电压，其工作电压及工作原理见图6。

　　单元的编程：在单元的漏源加5V电压，在编程栅上加12V电压耦合到浮栅上，控制栅上电压为1．5V，电子从源端出发，在CG控制的沟道中加速，产生热电子，在浮栅下发射到浮栅上，完成电路的编程，约200个沟道电子可产生一个热电子。编程后的单元的阈值电压为2V。

　　单元的擦除：在单元的漏源加5V电压，控制栅与编程栅上加-7V电压耦合到浮栅上，在浮栅与漏端间的隧道氧化层达到一定的电场强度，产生隧道电流，浮栅失去电子完成单元的擦除，擦除时间约0．1s-1．Os，擦除后的单元的阈值电压为-2V。

　　数据的读出：在单元的漏源加2V电压，编程栅电压为OV，控制栅电压为2V，由于控制栅与浮栅的耦合率(＜10％)大大低于编程栅与浮栅的偶合率，因此依据浮栅中电荷的信息经小信号放大器读出存储的数据，我们设计的0．5μm的Cell“1”电平时读出电流可达70μA。

　　3．2 存储单元的阵列结构

　　我们在电路的设计中采用了VGA(Vietual Ground Array)阵列结构来缩小版图面积，见图7，图8与图9分别为W0／W1存储单元的读写擦方式。

　　4 工艺特点

　　开发该存储单元主要目的是用于嵌入到其它ASIC电路中去，因此要求工艺较为简单，与普通0．5μm CMOS标准工艺兼容性好。我们开发的工艺包括HVNMOS、HVPMOS器件内整体工艺只比普通CMOS电路多三次光刻，分别是高压NWELL、高压MOS管选择氧化与Fowler-Nordheim N+埋层注入，工艺实现、开发难度低，电路易于集成、嵌入。表2为主要工艺流程，其中黑体部分为在普通CMOS工艺基础上增加的工艺。

　　表2 嵌入Flash电路的工艺流程

p^-／p⁺外延片→预氧、长Si₃N₄→光刻、腐蚀、注入、形成HVNWELL→光刻、腐蚀、注入形成NWELL→去Si₃N₄、注入形成PWELL→制作有源区→N管场区光刻、注入→场氧→Vt调整→高压管栅氧→隧道区选择光刻→隧道氧化→生长多晶I→多晶I电阻注入→光刻、注人多晶I低阻区→多晶Ⅱ光刻、腐蚀→擦除洁、HVNMOS DDD光刻、注入→逻辑电路CMOS栅氧→生长多晶Ⅱ→多晶Ⅱ→光刻、腐蚀→P-LDD光刻、注入→N-LDD光刻、注入→P—SD光刻、注入→N-SD光刻、注入→SILICIDE选择光刻、腐蚀→介质生长、平坦化→接触孔光刻、腐蚀→铝I布线→介质生长、平坦化→通孔光刻、腐蚀→铝Ⅱ布线→介质生长、平坦化→压焊孔光刻、腐蚀

　　5 干扰与可靠性

　　5．1 存储单元与电路设计的可靠性问题

　　存储单元的阈值电压是擦写及读出过程的函数，因此要优化擦写过程的工作条件，提高工艺质量，特别是隧道氧化层、双多晶内氧化层在高场强下的质量与寿命，降低氧化层中陷阱(trap)的产生。图10是0．5μm单元在擦写循环后的阈值电压的变化。

　　5．2 超擦(Overerase)

　　超擦NORSGC存储单元存在的主要问题，由于NOR阵列中的存储单元没有选择管，在字线上所有的存储单元漏端连在一起，如果在擦除后，某些单元的阈值电压特别低，在读出过程中，在非选择栅压下(通常为0V)，几个单元有漏电，则字线上读不出正确的数据(见图11)，特别是多次擦写循环后，增加了阈值电压的不确定性，因此需要在电路中设计验证电路。改进型SSI存储单元由于存在选择管，未选中的单元选择管关闭，因此基本上不受超擦漏电的影响。

　　5．3 软写(Soft-Write)

　　在电路正常工作时，读在浮栅上存储有正电荷(“1”电平)的单元，由于有沟道电流，以及在浮栅上有正电压存在，因此有少量的热电子发射，产生软写效应，长时间会使工作存储的信息丢失，为保证电路存储的信息保存时间超过十年，要对单元正常工作电压进行优化，改进型SSI存储单元的软写结果见图12，在电路设计中选择了2V漏源工作电压，可保证数据保存超过十年。

　　5．4 擦除干扰(Erase Disturb)

　　当电路中存在Sector擦除，并且不同Sector的单元漏端连接到同一条数据线(Bit Line)上时，要考虑到对选定的Sector擦除时，对非选择Sector的擦除干扰。

　　擦除干扰有二种形式：一是对选定的Sector擦除时，由于不同Sector的单元漏端连接到同一条数据线，非选择Sector的单元漏源上加有5V电压，如果单元存在漏电，就会有不希望的热电子发射；其二在已擦除的单元的浮栅上存在负电压，而非选择Sector的单元漏端上加有5V电压，因此在隧道氧化层有一定的电场强度，可能引起寄生隧道效应。

　　我们设计的0．51xm的Cell擦除时间为lsec，擦写次数100000次，要考虑的干扰时间为：

Erase Disturb Time=1×100000次=100000秒

　　解决的方法有：不同的Sector分开设计，不要把单元漏端连接到同一条数据线上；在连接到同一条数据线上的情况下，要合理设计单元，改进工艺，防止单元漏电，在擦除时将全部的源接5V电平。

　　5．5 编程干扰(Program Disturb)

　　由于在同一控制栅或编程栅下单元的控制栅或编程栅是连接在一起的，因此在字节编程时，会对非选择的字节产生编程干扰。在编程时，改进型SSI结构的存储单元的高压加在编程栅，编程干扰主要考虑寄生隧道效应，通过合理设计存储单元与电路来解决。

　　我们设计的0．5μm的Cell编程时间为300ns，假如同一编程栅下的字节为X，要考虑的干扰时间为:

　　Write Disturb Time：250ns×X

　　6 结束语

　　我们研究开发了一个0．5μm的改进型SSI结构的存储单元，对其性能与可靠性进行了研究，并用该技术设计了64k Flash Memory IP核,达到了满意的结果。